JPH1064297A - メモリ試験装置 - Google Patents
メモリ試験装置Info
- Publication number
- JPH1064297A JPH1064297A JP8225232A JP22523296A JPH1064297A JP H1064297 A JPH1064297 A JP H1064297A JP 8225232 A JP8225232 A JP 8225232A JP 22523296 A JP22523296 A JP 22523296A JP H1064297 A JPH1064297 A JP H1064297A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- fail
- fail data
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 被試験メモリより動作速度が遅いメモリ素子
を使って不良解析メモリを構成する。 【解決手段】 フェイル発生アドレスの下位ビットの値
に応じて切換動作を行なう切換え回路と、この切換え回
路によって選択されてフェイルが発生したアドレスにフ
ェイルデータが書き込まれる複数のメモリバンクと、こ
れら複数のメモリバンクに通じる各アドレス信号及びフ
ェイルデータの伝送路に介挿され同一アドレスにおいて
連続して発生したフェイルデータの伝達を１個だけに制
限するパイプラインレジスタとによって構成される。
を使って不良解析メモリを構成する。 【解決手段】 フェイル発生アドレスの下位ビットの値
に応じて切換動作を行なう切換え回路と、この切換え回
路によって選択されてフェイルが発生したアドレスにフ
ェイルデータが書き込まれる複数のメモリバンクと、こ
れら複数のメモリバンクに通じる各アドレス信号及びフ
ェイルデータの伝送路に介挿され同一アドレスにおいて
連続して発生したフェイルデータの伝達を１個だけに制
限するパイプラインレジスタとによって構成される。
Description
【０００１】
【発明の属する技術分野】この発明は集積回路化された
メモリを試験するメモリ試験装置に関し、特に試験の結
果を記憶する不良解析メモリの部分に関する発明であ
る。
メモリを試験するメモリ試験装置に関し、特に試験の結
果を記憶する不良解析メモリの部分に関する発明であ
る。
【０００２】
【従来の技術】図９にメモリ試験装置の概略の構成を示
す。パターン発生器ＰＧは被試験メモリＭＵＴに試験パ
ターン信号を与えると共に、論理比較器ＤＣに期待値パ
ターン信号を与える。更に不良解析メモリＦＭには試験
パターン信号及び期待値パターン信号に付加されている
アドレス信号と同じアドレスを指すアドレス信号を与え
る。
す。パターン発生器ＰＧは被試験メモリＭＵＴに試験パ
ターン信号を与えると共に、論理比較器ＤＣに期待値パ
ターン信号を与える。更に不良解析メモリＦＭには試験
パターン信号及び期待値パターン信号に付加されている
アドレス信号と同じアドレスを指すアドレス信号を与え
る。
【０００３】論理比較器ＤＣは被試験メモリＭＵＴが出
力する応答出力と、パターン発生器ＰＧが出力する期待
値パターンとを比較し、不一致の発生を検出する。応答
出力信号と期待値パターン信号とが不一致になる毎に、
その不良セルの位置を指示するフェイルデータを不良解
析メモリＦＭに書き込む。フェイルデータを書き込むア
ドレスは不一致が発生したアドレスであり、そのアドレ
ス信号はパターン発生器ＰＧから不良解析メモリＦＭに
直接与えられる。
力する応答出力と、パターン発生器ＰＧが出力する期待
値パターンとを比較し、不一致の発生を検出する。応答
出力信号と期待値パターン信号とが不一致になる毎に、
その不良セルの位置を指示するフェイルデータを不良解
析メモリＦＭに書き込む。フェイルデータを書き込むア
ドレスは不一致が発生したアドレスであり、そのアドレ
ス信号はパターン発生器ＰＧから不良解析メモリＦＭに
直接与えられる。
【０００４】不良解析メモリＦＭに取り込まれたフェイ
ルデータは不良セルの位置に１論理が書き込まれ、この
１論理の存在を読み出して例えばフェイルマップを表示
し、各被試験メモリＭＵＴに付加されている救済手段に
よって救済が可能か否かを判定すること等に利用され
る。不良解析メモリＦＭは被試験メモリＭＵＴと同一の
記憶容量を持ち、フェイルが発生する毎に、そのフェイ
ルが発生したメモリセルの位置に１論理を書き込む動作
を行なう。従って不良解析メモリＦＭは被試験メモリＭ
ＵＴと同一の記憶容量を持つ他に、同一速度で動作しな
ければならない。
ルデータは不良セルの位置に１論理が書き込まれ、この
１論理の存在を読み出して例えばフェイルマップを表示
し、各被試験メモリＭＵＴに付加されている救済手段に
よって救済が可能か否かを判定すること等に利用され
る。不良解析メモリＦＭは被試験メモリＭＵＴと同一の
記憶容量を持ち、フェイルが発生する毎に、そのフェイ
ルが発生したメモリセルの位置に１論理を書き込む動作
を行なう。従って不良解析メモリＦＭは被試験メモリＭ
ＵＴと同一の記憶容量を持つ他に、同一速度で動作しな
ければならない。
【０００５】
【発明が解決しようとする課題】上述したように、不良
解析メモリＦＭは被試験メモリＭＵＴと同一の記憶容量
を持つ他に、同一の動作速度で動作しなければならな
い。このため従来より高速動作が可能なスタティック型
のＳＲＡＭと呼ばれるメモリ素子を用いて不良解析メモ
リを構成していた。然し乍ら、ＳＲＡＭは高価な上、容
量の大きい素子が製造されていないため、多量のＳＲＡ
Ｍを用いて記憶容量が大きい不良解析メモリを構成しな
ければならない不都合がある。
解析メモリＦＭは被試験メモリＭＵＴと同一の記憶容量
を持つ他に、同一の動作速度で動作しなければならな
い。このため従来より高速動作が可能なスタティック型
のＳＲＡＭと呼ばれるメモリ素子を用いて不良解析メモ
リを構成していた。然し乍ら、ＳＲＡＭは高価な上、容
量の大きい素子が製造されていないため、多量のＳＲＡ
Ｍを用いて記憶容量が大きい不良解析メモリを構成しな
ければならない不都合がある。
【０００６】このため、動作速度が遅いが安価に入手で
きるＤＲＡＭ（記憶保持動作を必要とする随時書き込み
読み出し可能なメモリ）を用いる試みがなされている。
ＤＲＡＭを用いる場合に考えられる構成を図１０に示
す。不良解析メモリＦＭの内部に切換え回路ＭＰと、複
数のメモリバンクＢＫ＃１，ＢＫ＃２，ＢＫ＃３，・・
・ＢＫ＃Ｎを設け、切換え回路ＭＰはフェイルが発生す
る毎にメモリバンクＢＫ＃１〜ＢＫ＃Ｎを順番に切換え
てフェイルデータを与え、これら複数のメモリバンクＢ
Ｋ＃１，ＢＫ＃２，ＢＫ＃３，・・・ＢＫ＃Ｎにフェイ
ルデータを振り分けて格納する方法が考えられる。この
方法は一般にインターリーブと称し、このインターリー
ブ構造を採ることにより各メモリバンクＢＫ＃１〜ＢＫ
＃Ｎは被試験メモリの動作速度の１／Ｎの動作速度で動
作すればよいことになる。
きるＤＲＡＭ（記憶保持動作を必要とする随時書き込み
読み出し可能なメモリ）を用いる試みがなされている。
ＤＲＡＭを用いる場合に考えられる構成を図１０に示
す。不良解析メモリＦＭの内部に切換え回路ＭＰと、複
数のメモリバンクＢＫ＃１，ＢＫ＃２，ＢＫ＃３，・・
・ＢＫ＃Ｎを設け、切換え回路ＭＰはフェイルが発生す
る毎にメモリバンクＢＫ＃１〜ＢＫ＃Ｎを順番に切換え
てフェイルデータを与え、これら複数のメモリバンクＢ
Ｋ＃１，ＢＫ＃２，ＢＫ＃３，・・・ＢＫ＃Ｎにフェイ
ルデータを振り分けて格納する方法が考えられる。この
方法は一般にインターリーブと称し、このインターリー
ブ構造を採ることにより各メモリバンクＢＫ＃１〜ＢＫ
＃Ｎは被試験メモリの動作速度の１／Ｎの動作速度で動
作すればよいことになる。
【０００７】ところで、図１０に示したインターリーブ
構造を採る場合、各メモリバンクＢＫ＃１〜ＢＫ＃Ｎに
はフェイルが発生したアドレスとフェイルデータが無作
為に与えられるため、各メモリバンクＢＫ＃１〜ＢＫ＃
Ｎは全て被試験メモリＭＵＴと同一のメモリ容量を必要
とする。この結果、Ｎ相のインターリーブを構成する場
合は被試験メモリＭＵＴのＮ倍のメモリ容量を必要と
し、インターリーブの相数Ｎに比例してメモリ素子の使
用量が大きくなる不都合がある。
構造を採る場合、各メモリバンクＢＫ＃１〜ＢＫ＃Ｎに
はフェイルが発生したアドレスとフェイルデータが無作
為に与えられるため、各メモリバンクＢＫ＃１〜ＢＫ＃
Ｎは全て被試験メモリＭＵＴと同一のメモリ容量を必要
とする。この結果、Ｎ相のインターリーブを構成する場
合は被試験メモリＭＵＴのＮ倍のメモリ容量を必要と
し、インターリーブの相数Ｎに比例してメモリ素子の使
用量が大きくなる不都合がある。
【０００８】この発明の第１の目的は不良解析メモリを
インターリーブ構造によって構成する場合、各メモリバ
ンクのメモリ容量を少なくすることができる構成を提案
するものである。この発明の第２の目的は近接したテス
トサイクルにおいて、同一アドレスからフェイルが発生
した場合に、２回目以後に発生した同一アドレスのフェ
イルの書き込みを禁止し、不良解析メモリへの書き込み
頻度を低減させ、各メモリバンクに高速動作を要求しな
い構成をも提案するものである。
インターリーブ構造によって構成する場合、各メモリバ
ンクのメモリ容量を少なくすることができる構成を提案
するものである。この発明の第２の目的は近接したテス
トサイクルにおいて、同一アドレスからフェイルが発生
した場合に、２回目以後に発生した同一アドレスのフェ
イルの書き込みを禁止し、不良解析メモリへの書き込み
頻度を低減させ、各メモリバンクに高速動作を要求しな
い構成をも提案するものである。
【０００９】
【課題を解決するための手段】この発明ではインターリ
ーブ構造によって不良解析メモリを構成する場合、フェ
イルデータを各メモリバンクに振り分ける切換え回路
を、フェイルが発生したアドレスに依存して切換え制御
を行なわせる構成を提案するものである。つまり、フェ
イルが発生したアドレスの下位ビットの値に対応させて
切換え回路を制御し、各メモリバンクに格納するフェイ
ル発生アドレスをアドレスの下位ビットの値に従って仕
分けする構成とするものである。
ーブ構造によって不良解析メモリを構成する場合、フェ
イルデータを各メモリバンクに振り分ける切換え回路
を、フェイルが発生したアドレスに依存して切換え制御
を行なわせる構成を提案するものである。つまり、フェ
イルが発生したアドレスの下位ビットの値に対応させて
切換え回路を制御し、各メモリバンクに格納するフェイ
ル発生アドレスをアドレスの下位ビットの値に従って仕
分けする構成とするものである。
【００１０】従ってこの発明の構成を採ることにより、
例えばフェイル発生アドレスの下位２ビットの値に対応
させて切換え回路を制御したとすると、各メモリバンク
に書き込まれるアドレスは１／４ずつに分散して仕分け
されるため、メモリバンクの記憶容量は被試験メモリの
それの１／４に制限することができる。この出願の第２
発明では更に上述の第１発明で提案した構成を採った場
合に発生する不都合をも解消しようとするものである。
つまり、上述したようにフェイル発生アドレスの下位ビ
ットの値に対応させて切換え回路の切換動作を制御させ
た場合に、近接したテストサイクルで同一アドレスがア
クセスされ、この同一アドレスでフェイルが発生したと
すると、同一のメモリバンクに続けてフェイルデータを
書き込まなければならなくなる。
例えばフェイル発生アドレスの下位２ビットの値に対応
させて切換え回路を制御したとすると、各メモリバンク
に書き込まれるアドレスは１／４ずつに分散して仕分け
されるため、メモリバンクの記憶容量は被試験メモリの
それの１／４に制限することができる。この出願の第２
発明では更に上述の第１発明で提案した構成を採った場
合に発生する不都合をも解消しようとするものである。
つまり、上述したようにフェイル発生アドレスの下位ビ
ットの値に対応させて切換え回路の切換動作を制御させ
た場合に、近接したテストサイクルで同一アドレスがア
クセスされ、この同一アドレスでフェイルが発生したと
すると、同一のメモリバンクに続けてフェイルデータを
書き込まなければならなくなる。
【００１１】このような状況はセル間干渉テストパター
ンを実行した場合に発生する。セル間干渉テストパター
ンとは例えばギロッピング・パターン、ピンポン・パタ
ーン、バタフライ・パターン等が存在し、注目したメモ
リセルを中心として、注目したメモリセルとそのメモリ
セルに干渉を与えると考えられるメモリセルとを例えば
交互に書き込みと読み出しを実行し、注目したメモリセ
ルの記憶が破壊されるか否かを見るテストパターンであ
る。
ンを実行した場合に発生する。セル間干渉テストパター
ンとは例えばギロッピング・パターン、ピンポン・パタ
ーン、バタフライ・パターン等が存在し、注目したメモ
リセルを中心として、注目したメモリセルとそのメモリ
セルに干渉を与えると考えられるメモリセルとを例えば
交互に書き込みと読み出しを実行し、注目したメモリセ
ルの記憶が破壊されるか否かを見るテストパターンであ
る。
【００１２】このセル間干渉テストパターンを実行した
場合に、注目したメモリセルが不良であった場合には、
近接したテストサイクル毎に同一アドレスでフェイルが
発生する。従ってフェイルが発生したアドレスの下位ビ
ットの値に対応してフェイルデータを格納するメモリバ
ンクを特定した場合に、同一アドレスで続けてフェイル
が発生すると同一のメモリバンクに連続してフェイルデ
ータを書き込まなければならない状況が発生する。
場合に、注目したメモリセルが不良であった場合には、
近接したテストサイクル毎に同一アドレスでフェイルが
発生する。従ってフェイルが発生したアドレスの下位ビ
ットの値に対応してフェイルデータを格納するメモリバ
ンクを特定した場合に、同一アドレスで続けてフェイル
が発生すると同一のメモリバンクに連続してフェイルデ
ータを書き込まなければならない状況が発生する。
【００１３】この結果、メモリバンクに高速動作が要求
されてしまうことになる。この不都合を解消するため
に、この出願の第２発明では近接したテストサイクルで
同一アドレスでフェイルが発生した場合には、２回目以
後に発生した同一アドレスのフェイルデータの書き込み
を禁止する手段を設け、メモリバンクへの書き込み頻度
を低減させ、メモリバンクに高速動作を要求しない構成
を提案するものである。
されてしまうことになる。この不都合を解消するため
に、この出願の第２発明では近接したテストサイクルで
同一アドレスでフェイルが発生した場合には、２回目以
後に発生した同一アドレスのフェイルデータの書き込み
を禁止する手段を設け、メモリバンクへの書き込み頻度
を低減させ、メモリバンクに高速動作を要求しない構成
を提案するものである。
【００１４】従って、この発明によれば少ないメモリ素
子によって不良解析メモリを構成できることと、そのメ
モリ素子は高速動作が要求されないことから、安価なメ
モリ素子を用いることができる利点が得られる。
子によって不良解析メモリを構成できることと、そのメ
モリ素子は高速動作が要求されないことから、安価なメ
モリ素子を用いることができる利点が得られる。
【００１５】
【発明の実施の形態】図１にこの発明によるメモリ試験
装置に用いる不良解析メモリの実施例を示す。図中ＡＦ
Ｍはこの発明によるメモリ試験装置に用いる不良解析メ
モリを示す。この発明によるメモリ試験装置に用いる不
良解析メモリＡＦＭはパイプラインレジスタ１０と、切
換え回路１１と、バッファメモリ１２Ａ〜１２Ｄと、こ
れらバッファメモリ１２Ａ〜１２Ｄから出力されるフェ
イルデータをフェイル発生アドレスに格納するメモリバ
ンクＢＫ＃１〜ＢＫ＃４とによって構成される。
装置に用いる不良解析メモリの実施例を示す。図中ＡＦ
Ｍはこの発明によるメモリ試験装置に用いる不良解析メ
モリを示す。この発明によるメモリ試験装置に用いる不
良解析メモリＡＦＭはパイプラインレジスタ１０と、切
換え回路１１と、バッファメモリ１２Ａ〜１２Ｄと、こ
れらバッファメモリ１２Ａ〜１２Ｄから出力されるフェ
イルデータをフェイル発生アドレスに格納するメモリバ
ンクＢＫ＃１〜ＢＫ＃４とによって構成される。
【００１６】この発明による不良解析メモリＡＦＭでは
フェイルが発生したアドレス信号の中の例えば下位２ビ
ットの信号ＢＴの値により切換え回路１１の切換位置を
制御するように構成する。フェイル発生アドレスの下位
２ビットの信号ＢＴが例えば「０，０」であった場合、
切換え回路１１はバッファメモリ１２Ａにフェイルデー
タとそのフェイルの発生アドレスを表わすアドレス信号
を供給し、そのアドレス信号によってメモリバンクＢＫ
＃１をアクセスし、フェイルデータをメモリバンクＢＫ
＃１に書き込む。
フェイルが発生したアドレス信号の中の例えば下位２ビ
ットの信号ＢＴの値により切換え回路１１の切換位置を
制御するように構成する。フェイル発生アドレスの下位
２ビットの信号ＢＴが例えば「０，０」であった場合、
切換え回路１１はバッファメモリ１２Ａにフェイルデー
タとそのフェイルの発生アドレスを表わすアドレス信号
を供給し、そのアドレス信号によってメモリバンクＢＫ
＃１をアクセスし、フェイルデータをメモリバンクＢＫ
＃１に書き込む。
【００１７】フェイル発生アドレスの下位２ビットの信
号ＢＴが「０，１」の場合は切換え回路１１はバッファ
メモリ１２Ｂにフェイルデータとアドレス信号を供給す
る。従ってこの場合にはバッファメモリ１２Ｂを通じて
メモリバンクＢＫ＃２にフェイルデータとアドレス信号
を与え、そのアドレス信号によって指示されたアドレス
にフェイルデータを格納する。
号ＢＴが「０，１」の場合は切換え回路１１はバッファ
メモリ１２Ｂにフェイルデータとアドレス信号を供給す
る。従ってこの場合にはバッファメモリ１２Ｂを通じて
メモリバンクＢＫ＃２にフェイルデータとアドレス信号
を与え、そのアドレス信号によって指示されたアドレス
にフェイルデータを格納する。
【００１８】フェイル発生アドレスの下位２ビットの信
号ＢＴが「１，０」の場合は切換え回路１１はバッファ
メモリ１２Ｃにフェイルデータとアドレス信号を与え、
そのフェイルデータをそのアドレス信号が指示するメモ
リバンクＢＫ＃３内のアドレスに書き込む。フェイル発
生アドレスの下位２ビットの信号ＢＴが「１，１」の場
合は切換え回路１１はバッファメモリ１２Ｄにフェイル
データとフェイル発生アドレスとを与え、そのフェイル
データをそのアドレス信号が指示するメモリバンクＢＫ
＃４内のアドレスに書き込む。
号ＢＴが「１，０」の場合は切換え回路１１はバッファ
メモリ１２Ｃにフェイルデータとアドレス信号を与え、
そのフェイルデータをそのアドレス信号が指示するメモ
リバンクＢＫ＃３内のアドレスに書き込む。フェイル発
生アドレスの下位２ビットの信号ＢＴが「１，１」の場
合は切換え回路１１はバッファメモリ１２Ｄにフェイル
データとフェイル発生アドレスとを与え、そのフェイル
データをそのアドレス信号が指示するメモリバンクＢＫ
＃４内のアドレスに書き込む。
【００１９】このように、切換え回路１１の切換動作を
アドレス信号の下位２ビットの信号ＢＴの値に対応付け
して実行させることにより、メモリバンクＢＫ＃１には
アドレス信号の下位２ビットの信号ＢＴが「０，０」の
場合のフェイルデータがそのフェイル発生アドレスに書
き込まれ、その他の値を持つアドレスで発生したフェイ
ルデータは書き込まれない。従って各メモリバンクＢＫ
＃１〜ＢＫ＃４にはそれぞれアドレス信号の下２桁が同
一の場合のフェイルデータを書き込むので、各メモリバ
ンクＢＫ＃１〜ＢＫ＃４の記憶容量は被試験メモリＭＵ
Ｔの記憶容量の１／４の容量が有ればよいことになる。
アドレス信号の下位２ビットの信号ＢＴの値に対応付け
して実行させることにより、メモリバンクＢＫ＃１には
アドレス信号の下位２ビットの信号ＢＴが「０，０」の
場合のフェイルデータがそのフェイル発生アドレスに書
き込まれ、その他の値を持つアドレスで発生したフェイ
ルデータは書き込まれない。従って各メモリバンクＢＫ
＃１〜ＢＫ＃４にはそれぞれアドレス信号の下２桁が同
一の場合のフェイルデータを書き込むので、各メモリバ
ンクＢＫ＃１〜ＢＫ＃４の記憶容量は被試験メモリＭＵ
Ｔの記憶容量の１／４の容量が有ればよいことになる。
【００２０】この発明では更に、同一アドレスにフェイ
ルが近接して発生した場合には、パイプラインレジスタ
１０によって２回目以後に発生する同一アドレスのフェ
イルデータは書き込みを禁止させる動作を行なわせる。
図２にこのためのパイプラインレジスタ１０の構成の一
例を示す。図２に示す例では、レジスタ１０Ｂ1 〜１０
Ｂ4 により、４段のパイプラインを構成し、各段のレジ
スタ１０Ｂ4 ，１０Ｂ3 ，１０Ｂ2 ，１０Ｂ1 の順に１
回目のフェイル発生から４回目のフェイル発生までのア
ドレスとフェイルデータを記憶させる。初段のレジスタ
１０Ａには新たにフェイルが発生したアドレスを表わす
アドレス信号とフェイルデータがストアされる。これら
の各レジスタ１０Ａと１０Ｂ1 〜１０Ｂ4 までのそれぞ
れのクロック入力端子ＣＫにはテストサイクルの終了に
同期したクロックＣＬＫが与えられる。従って各レジス
タ１０Ｂ1 〜１０Ｂ4 にストアした各アドレス信号及び
フェイルデータはクロックＣＬＫに同期して順次１段ず
つ後方に送られる。
ルが近接して発生した場合には、パイプラインレジスタ
１０によって２回目以後に発生する同一アドレスのフェ
イルデータは書き込みを禁止させる動作を行なわせる。
図２にこのためのパイプラインレジスタ１０の構成の一
例を示す。図２に示す例では、レジスタ１０Ｂ1 〜１０
Ｂ4 により、４段のパイプラインを構成し、各段のレジ
スタ１０Ｂ4 ，１０Ｂ3 ，１０Ｂ2 ，１０Ｂ1 の順に１
回目のフェイル発生から４回目のフェイル発生までのア
ドレスとフェイルデータを記憶させる。初段のレジスタ
１０Ａには新たにフェイルが発生したアドレスを表わす
アドレス信号とフェイルデータがストアされる。これら
の各レジスタ１０Ａと１０Ｂ1 〜１０Ｂ4 までのそれぞ
れのクロック入力端子ＣＫにはテストサイクルの終了に
同期したクロックＣＬＫが与えられる。従って各レジス
タ１０Ｂ1 〜１０Ｂ4 にストアした各アドレス信号及び
フェイルデータはクロックＣＬＫに同期して順次１段ず
つ後方に送られる。
【００２１】尚、クロックＣＬＫはフェイルデータの中
の何れかのビットに１論理（フェイルが存在すること）
が存在した場合に、その１論理信号をオアゲート１０Ｆ
で取り出し、この１論理信号によってゲート１０Ｇを開
に制御し、このゲート１０Ｇを通じてクロックＣＬＫを
取り出す。よってクロックＣＬＫはフェイルが発生した
テストサイクルにおいてだけゲート１０Ｇを通過し、レ
ジスタ１０Ａとパイプラインとに供給される。
の何れかのビットに１論理（フェイルが存在すること）
が存在した場合に、その１論理信号をオアゲート１０Ｆ
で取り出し、この１論理信号によってゲート１０Ｇを開
に制御し、このゲート１０Ｇを通じてクロックＣＬＫを
取り出す。よってクロックＣＬＫはフェイルが発生した
テストサイクルにおいてだけゲート１０Ｇを通過し、レ
ジスタ１０Ａとパイプラインとに供給される。
【００２２】パイプラインを構成する各段のレジスタ１
０Ｂ1 〜１０Ｂ4 の各出力側からアドレス信号を取り出
し、アドレス比較器１０Ｃ1 〜１０Ｃ4 の各一方の入力
端子Ａに入力する。アドレス比較器１０Ｃ1 〜１０Ｃ4
の各他方の入力端子Ｂには初段のレジスタ１０Ａにスト
アしたアドレス信号を与える。従って各アドレス比較器
１０Ｃ1 〜１０Ｃ4 では新たにフェイルが発生したアド
レスと、過去４回分のフェイル発生アドレスとを比較す
る。
０Ｂ1 〜１０Ｂ4 の各出力側からアドレス信号を取り出
し、アドレス比較器１０Ｃ1 〜１０Ｃ4 の各一方の入力
端子Ａに入力する。アドレス比較器１０Ｃ1 〜１０Ｃ4
の各他方の入力端子Ｂには初段のレジスタ１０Ａにスト
アしたアドレス信号を与える。従って各アドレス比較器
１０Ｃ1 〜１０Ｃ4 では新たにフェイルが発生したアド
レスと、過去４回分のフェイル発生アドレスとを比較す
る。
【００２３】各アドレス比較器１０Ｃ1 〜１０Ｃ4 の比
較出力はオアゲート１０Ｄを通じてゲート１０Ｅに与え
る。アドレス比較器１０Ｃ1 〜１０Ｃ4 は入力端子Ａと
Ｂに入力したアドレス信号が一致した場合は「１」論理
を出力する。この「１」論理信号をオアゲート１０Ｄを
通じてゲート１０Ｅに与えることにより、アドレス比較
器１０Ｃ1 〜１０Ｃ4 の何れか一つでも一致が発生する
と、ゲート１０Ｅは閉の状態に制御される。この結果、
新たにフェイルが発生したアドレスが過去４回分のアド
レスと一致する場合は、パイプラインに取り込むことを
阻止され、レジスタ１０Ａ内で次のフェイルが発生した
時点で、フェイルが発生したアドレス信号に書換えられ
消滅する。尚、図２ではパイプラインを４段構造とした
場合を説明したが、パイプラインの段数は４段に限るこ
となく自由に選定することができる。
較出力はオアゲート１０Ｄを通じてゲート１０Ｅに与え
る。アドレス比較器１０Ｃ1 〜１０Ｃ4 は入力端子Ａと
Ｂに入力したアドレス信号が一致した場合は「１」論理
を出力する。この「１」論理信号をオアゲート１０Ｄを
通じてゲート１０Ｅに与えることにより、アドレス比較
器１０Ｃ1 〜１０Ｃ4 の何れか一つでも一致が発生する
と、ゲート１０Ｅは閉の状態に制御される。この結果、
新たにフェイルが発生したアドレスが過去４回分のアド
レスと一致する場合は、パイプラインに取り込むことを
阻止され、レジスタ１０Ａ内で次のフェイルが発生した
時点で、フェイルが発生したアドレス信号に書換えられ
消滅する。尚、図２ではパイプラインを４段構造とした
場合を説明したが、パイプラインの段数は４段に限るこ
となく自由に選定することができる。
【００２４】パイプラインレジスタ１０から出力される
アドレス信号とフェイルデータは切換え回路１１でアド
レス信号の下位２ビットの信号ＢＴの値に応じて仕分け
されてバッファメモリ１２Ａ〜１２Ｄに振り分けられ、
メモリバンクＢＫ＃１〜ＢＫ＃４に書き込まれる。ここ
で、バッファメモリ１２Ａ〜１２Ｄを構成するファース
トイン・ファーストアウトメモリに必要な段数について
考察する。図３に示すフェイルマップ（被試験メモリＭ
ＵＴにおけるメモリセルの配置と等価）が作製された場
合、アドレスがＡ0 とＡ4 の列はメモリバンクＢＫ＃１
に書き込まれる。またアドレスＡ1とＡ5 の列はメモリ
ブロックＢＫ＃２に書き込まれる。アドレスＡ2 とＡ6
の列はメモリブロックＢＫ＃３に書き込まれる。アドレ
スＡ3 とＡ7 の列はメモリブロックＢＫ＃４に書き込ま
れる。
アドレス信号とフェイルデータは切換え回路１１でアド
レス信号の下位２ビットの信号ＢＴの値に応じて仕分け
されてバッファメモリ１２Ａ〜１２Ｄに振り分けられ、
メモリバンクＢＫ＃１〜ＢＫ＃４に書き込まれる。ここ
で、バッファメモリ１２Ａ〜１２Ｄを構成するファース
トイン・ファーストアウトメモリに必要な段数について
考察する。図３に示すフェイルマップ（被試験メモリＭ
ＵＴにおけるメモリセルの配置と等価）が作製された場
合、アドレスがＡ0 とＡ4 の列はメモリバンクＢＫ＃１
に書き込まれる。またアドレスＡ1とＡ5 の列はメモリ
ブロックＢＫ＃２に書き込まれる。アドレスＡ2 とＡ6
の列はメモリブロックＢＫ＃３に書き込まれる。アドレ
スＡ3 とＡ7 の列はメモリブロックＢＫ＃４に書き込ま
れる。
【００２５】テストパターンとして図４に示すように、
アドレスＡ0 〜Ａ63までを＋１ずつずらしてＸ方向に走
査して０論理を書き込み（ＷＯ）、図５に示すようにそ
の書き込んだ０論理をアドレスＡ0 〜Ａ64までを順次読
み出（ＲＯ）した場合に、全てのアドレスでフェイルが
発生したとすると、各メモリバンクＢＫ＃１〜ＢＫ＃４
には図６に示すようにアドレスＡ0 ，Ａ1 ，Ａ2 ，Ａ3
が書き込まれ、次にはＡ4 ，Ａ5 ，Ａ6 ，Ａ7 の順に書
き込みが行なわれる。この場合例えばバッファメモリ１
２ＡにはＡ0 ，Ａ4 ，Ａ8 ・・・の順にアドレスが与え
られるから、その取り込み周期は被試験メモリの読み出
し速度の１／４の速度であるため、各バッファメモリ１
２Ａ〜１２Ｄにはアドレス信号及びフェイルデータは蓄
積されることなく通過し、各メモリバンクＢＫ＃１〜Ｂ
Ｋ＃４に書き込まれる。従ってこのテストパターンを実
行するだけであればバッファメモリ１２Ａ〜１２Ｄは必
ずしも必要としない。
アドレスＡ0 〜Ａ63までを＋１ずつずらしてＸ方向に走
査して０論理を書き込み（ＷＯ）、図５に示すようにそ
の書き込んだ０論理をアドレスＡ0 〜Ａ64までを順次読
み出（ＲＯ）した場合に、全てのアドレスでフェイルが
発生したとすると、各メモリバンクＢＫ＃１〜ＢＫ＃４
には図６に示すようにアドレスＡ0 ，Ａ1 ，Ａ2 ，Ａ3
が書き込まれ、次にはＡ4 ，Ａ5 ，Ａ6 ，Ａ7 の順に書
き込みが行なわれる。この場合例えばバッファメモリ１
２ＡにはＡ0 ，Ａ4 ，Ａ8 ・・・の順にアドレスが与え
られるから、その取り込み周期は被試験メモリの読み出
し速度の１／４の速度であるため、各バッファメモリ１
２Ａ〜１２Ｄにはアドレス信号及びフェイルデータは蓄
積されることなく通過し、各メモリバンクＢＫ＃１〜Ｂ
Ｋ＃４に書き込まれる。従ってこのテストパターンを実
行するだけであればバッファメモリ１２Ａ〜１２Ｄは必
ずしも必要としない。
【００２６】一方、図７に示すようなテストパターンで
被試験メモリＭＵＴに０を書き込み、読み出しを行なう
場合もある。このテストパターンはアドレスをＡ0 ，Ａ
8 ，Ａ16，Ａ32，Ａ40・・・Ａ54の順にアクセスするの
で、この場合に、全てのアドレスでフェイルが発生した
とすると、そのフェイルデータはメモリブロックＢＫ＃
１に集中して書き込まなくてはならなくなる。
被試験メモリＭＵＴに０を書き込み、読み出しを行なう
場合もある。このテストパターンはアドレスをＡ0 ，Ａ
8 ，Ａ16，Ａ32，Ａ40・・・Ａ54の順にアクセスするの
で、この場合に、全てのアドレスでフェイルが発生した
とすると、そのフェイルデータはメモリブロックＢＫ＃
１に集中して書き込まなくてはならなくなる。
【００２７】このため、バッファメモリ１２Ａとして例
えばＡ0 〜Ａ56までの８個のフェイルデータとアドレス
を保持できるように８段のファーストイン・ファースト
アウトメモリを用いたとすれば、Ａ0 〜Ａ56までの８個
のフェイルデータ及びアドレス信号はバッファメモリ１
２Ａに蓄えられ、Ａ56までアクセスした後の次の読み出
しは、アドレスＡ1 〜Ａ57になるのでこのアドレスＡ1
〜Ａ57のフェイルデータ及びアドレス信号はメモリバン
クＢＫ＃２に書き込むべきデータであるから、バッファ
メモリ１２Ｂが８段のバッファ容量を持っていれば、メ
モリバンクＢＫ＃２に書き込むデータはバッファメモリ
１２Ｂに蓄えられ、書き込みを行なうことができる。次
にメモリバンクＢＫ＃１，ＢＫ＃２に書き込むべきデー
タが発生した場合には、それまでの時間内にメモリバン
クＢＫ＃１とＢＫ＃２に書き込みが完了し、バッファメ
モリ１２Ａ，１２Ｂは空の状態になる。このようにバッ
ファメモリ１２Ａ〜１２Ｄが被試験メモリＭＵＴのアド
レスのＹ方向のセルの数に相当する段数を持つことによ
り図７に示したテストパターンに対してデータの取り込
み動作を実行することができる。
えばＡ0 〜Ａ56までの８個のフェイルデータとアドレス
を保持できるように８段のファーストイン・ファースト
アウトメモリを用いたとすれば、Ａ0 〜Ａ56までの８個
のフェイルデータ及びアドレス信号はバッファメモリ１
２Ａに蓄えられ、Ａ56までアクセスした後の次の読み出
しは、アドレスＡ1 〜Ａ57になるのでこのアドレスＡ1
〜Ａ57のフェイルデータ及びアドレス信号はメモリバン
クＢＫ＃２に書き込むべきデータであるから、バッファ
メモリ１２Ｂが８段のバッファ容量を持っていれば、メ
モリバンクＢＫ＃２に書き込むデータはバッファメモリ
１２Ｂに蓄えられ、書き込みを行なうことができる。次
にメモリバンクＢＫ＃１，ＢＫ＃２に書き込むべきデー
タが発生した場合には、それまでの時間内にメモリバン
クＢＫ＃１とＢＫ＃２に書き込みが完了し、バッファメ
モリ１２Ａ，１２Ｂは空の状態になる。このようにバッ
ファメモリ１２Ａ〜１２Ｄが被試験メモリＭＵＴのアド
レスのＹ方向のセルの数に相当する段数を持つことによ
り図７に示したテストパターンに対してデータの取り込
み動作を実行することができる。
【００２８】図３に示したメモリセルの配置（フェイル
マップ）において、例えば図８に示すようにアドレスＡ
9 を注目アドレスとし、この注目アドレスＡ9 を中心と
して例えば、 テストサイクル （１），（２），（３），（４），（５），（６） 書き込み／読み出し Ｗ１， Ｒ１， Ｗ０， Ｒ１， Ｗ０， Ｒ１ アドレス Ａ9 ， Ａ9 ， Ａ10， Ａ9 ， Ａ8 ， Ａ9 （７），（８），（９），（１０） ・・・ Ｗ０， Ｒ１， Ｗ０， Ｒ１ ・・・ Ａ1 Ａ9 , Ａ17， Ａ9 ・・・ とするテストパターンがある。
マップ）において、例えば図８に示すようにアドレスＡ
9 を注目アドレスとし、この注目アドレスＡ9 を中心と
して例えば、 テストサイクル （１），（２），（３），（４），（５），（６） 書き込み／読み出し Ｗ１， Ｒ１， Ｗ０， Ｒ１， Ｗ０， Ｒ１ アドレス Ａ9 ， Ａ9 ， Ａ10， Ａ9 ， Ａ8 ， Ａ9 （７），（８），（９），（１０） ・・・ Ｗ０， Ｒ１， Ｗ０， Ｒ１ ・・・ Ａ1 Ａ9 , Ａ17， Ａ9 ・・・ とするテストパターンがある。
【００２９】このテストパターンはテストサイクル
（１）でアドレスＡ9 に１論理を書き込み、テストサイ
クル（２）でアドレスＡ9 から１論理を読み出し、テス
トサイクル（３）でアドレスＡ10に０論理を書き込み、
テストサイクル（４）でアドレスＡ9 から１論理を読み
出し、・・・とするテストパターンである。この１０回
のテストサイクルにおいて、注目アドレスＡ9 は６回ア
クセスされている。その中で５回は読み出し動作を行な
っており、この読み出し動作時に論理比較が行なわれ、
フェイルが発生するか否かが問われる。
（１）でアドレスＡ9 に１論理を書き込み、テストサイ
クル（２）でアドレスＡ9 から１論理を読み出し、テス
トサイクル（３）でアドレスＡ10に０論理を書き込み、
テストサイクル（４）でアドレスＡ9 から１論理を読み
出し、・・・とするテストパターンである。この１０回
のテストサイクルにおいて、注目アドレスＡ9 は６回ア
クセスされている。その中で５回は読み出し動作を行な
っており、この読み出し動作時に論理比較が行なわれ、
フェイルが発生するか否かが問われる。
【００３０】ここで注目アドレスＡ9 に不良セルが存在
したとすると、テストサイクル（２），（４），
（６），（８），（１０）においてフェイルが発生する
ことになる。フェイル発生アドレスＡ9 が連続して図２
に示したパイプラインレジスタ１０に入力されたとする
と、テストサイクル（１）で発生したフェイルデータと
アドレス信号だけがパイプラインに残され、他のテスト
サイクル（４），（６），（８），（１０）で発生した
フェイルデータにアドレス信号はパイプラインへの取り
込みを阻止される。
したとすると、テストサイクル（２），（４），
（６），（８），（１０）においてフェイルが発生する
ことになる。フェイル発生アドレスＡ9 が連続して図２
に示したパイプラインレジスタ１０に入力されたとする
と、テストサイクル（１）で発生したフェイルデータと
アドレス信号だけがパイプラインに残され、他のテスト
サイクル（４），（６），（８），（１０）で発生した
フェイルデータにアドレス信号はパイプラインへの取り
込みを阻止される。
【００３１】従って同一アドレスでフェイルが連続して
発生した場合にはパイプラインレジスタ１０でフェイル
の発生回数を圧縮するから、メモリバンクＢＫ＃１〜Ｂ
Ｋ＃４への取り込みに高速性が要求されることはない。
尚、上述では同一アドレスにおけるフェイルの発生が連
続した場合を説明したが、同一アドレスにおけるフェイ
ルの発生の間に他のアドレスのフェイルが発生する場合
も考えられる。パイプラインレジスタ１０の段数を図２
に示したように４段とした場合に、注目アドレスＡ9 の
後に例えばＡ10，Ａ8 ，Ａ1 ，Ａ17でフェイルが発生す
ると、注目アドレスＡ9 はパイプラインの終段のレジス
タ１０Ｂ 4 から出力されてしまい、アドレスの比較の対
象から外れてしまうことになる。このため、次に注目ア
ドレスＡ9 でフェイルが発生した場合には、注目アドレ
スＡ9 は再びパイプラインレジスタ１０に取り込まれる
ことになる。注目アドレスＡ9 が再びパイプラインレジ
スタ１０に取り込まれたとしても、先に取り込んだ注目
アドレスＡ9 との間には少なくとも４個の他のアドレス
のフェイルデータが存在するから、同一メモリブロック
への書き込みが連続することはない。
発生した場合にはパイプラインレジスタ１０でフェイル
の発生回数を圧縮するから、メモリバンクＢＫ＃１〜Ｂ
Ｋ＃４への取り込みに高速性が要求されることはない。
尚、上述では同一アドレスにおけるフェイルの発生が連
続した場合を説明したが、同一アドレスにおけるフェイ
ルの発生の間に他のアドレスのフェイルが発生する場合
も考えられる。パイプラインレジスタ１０の段数を図２
に示したように４段とした場合に、注目アドレスＡ9 の
後に例えばＡ10，Ａ8 ，Ａ1 ，Ａ17でフェイルが発生す
ると、注目アドレスＡ9 はパイプラインの終段のレジス
タ１０Ｂ 4 から出力されてしまい、アドレスの比較の対
象から外れてしまうことになる。このため、次に注目ア
ドレスＡ9 でフェイルが発生した場合には、注目アドレ
スＡ9 は再びパイプラインレジスタ１０に取り込まれる
ことになる。注目アドレスＡ9 が再びパイプラインレジ
スタ１０に取り込まれたとしても、先に取り込んだ注目
アドレスＡ9 との間には少なくとも４個の他のアドレス
のフェイルデータが存在するから、同一メモリブロック
への書き込みが連続することはない。
【００３２】
【発明の効果】以上説明したように、第１発明によれ
ば、フェイルが発生したアドレスの下位ビットの値によ
って書き込むメモリブロックＢＫ＃１〜ＢＫ＃Ｎを規定
したから、各メモリブロックＢＫ＃１〜ＢＫ＃Ｎをアク
セスするアドレスは予め或る範囲に制限される。従って
各メモリバンクＢＫ＃１〜ＢＫ＃Ｎに用いるメモリ素子
の量は、インターリーブ数をＮとした場合、１／Ｎに制
限することができるため、メモリ素子の使用量を大幅に
少なくすることができる。
ば、フェイルが発生したアドレスの下位ビットの値によ
って書き込むメモリブロックＢＫ＃１〜ＢＫ＃Ｎを規定
したから、各メモリブロックＢＫ＃１〜ＢＫ＃Ｎをアク
セスするアドレスは予め或る範囲に制限される。従って
各メモリバンクＢＫ＃１〜ＢＫ＃Ｎに用いるメモリ素子
の量は、インターリーブ数をＮとした場合、１／Ｎに制
限することができるため、メモリ素子の使用量を大幅に
少なくすることができる。
【００３３】更に、第２発明によれば同一アドレスで連
続してフェイルが発生しても、１回目以後に発生したフ
ェイルはパイプラインレジスタ１０によって取り込みを
阻止される。よって同一アドレスのフェイルが連続して
同一のメモリバンクに書き込まれるような状況（高速書
き込みが要求される状況）が発生することが回避され
る。よって特別に高速動作するメモリ素子をメモリバン
クに用いなくて済むため、不良解析メモリを容易に作る
ことができる利点が得られる。
続してフェイルが発生しても、１回目以後に発生したフ
ェイルはパイプラインレジスタ１０によって取り込みを
阻止される。よって同一アドレスのフェイルが連続して
同一のメモリバンクに書き込まれるような状況（高速書
き込みが要求される状況）が発生することが回避され
る。よって特別に高速動作するメモリ素子をメモリバン
クに用いなくて済むため、不良解析メモリを容易に作る
ことができる利点が得られる。
【００３４】尚、上述では切換え回路１１の切換え制御
をフェイル発生アドレスの下位２ビットの値で制御した
が、そのビット数は３ビットでも４ビットでも任意に採
ることができる。要はメモリバンクの数によって決めら
れる。
をフェイル発生アドレスの下位２ビットの値で制御した
が、そのビット数は３ビットでも４ビットでも任意に採
ることができる。要はメモリバンクの数によって決めら
れる。
【図１】この発明によるメモリ試験用不良解析メモリの
全体の構成を説明するためのブロック図。
全体の構成を説明するためのブロック図。
【図２】この発明のメモリ試験用不良解析メモリに用い
るパイプラインレジスタの構造の一例を説明するための
ブロック図。
るパイプラインレジスタの構造の一例を説明するための
ブロック図。
【図３】この発明の動作を説明するための図。
【図４】この発明の動作を説明するための図。
【図５】この発明の動作を説明するための図。
【図６】この発明の動作を説明するための図。
【図７】メモリ試験のテストパターンの一例を説明する
ための図。
ための図。
【図８】メモリ試験に用いられるセル間干渉テストパタ
ーンの例を説明するための図。
ーンの例を説明するための図。
【図９】メモリ試験装置の概要を説明するためのブロッ
ク図。
ク図。
【図１０】従来の技術を説明するためのブロック図。
１０ パイプラインレジスタ １１ 切換え回路 １２Ａ〜１２Ｄ バッファメモリ ＢＫ＃１〜ＢＫ＃４ メモリバンク
Claims (5)
- 【請求項１】 被試験メモリにパターン発生器から出力
される試験パターン信号を与え、被試験メモリの応答出
力と上記パターン発生器から出力される期待値パターン
とを論理比較器で比較し、不一致の発生を検出してその
不一致が発生したアドレスに不一致が発生したメモリセ
ルを指示するためのフェイルデータを書き込む不良解析
メモリを具備して構成されるメモリ試験装置において、 上記不良解析メモリの入力側に設けられ、フェイルが発
生したアドレスを指示するアドレス信号の下位ビットの
値に対応して切換位置が制御される切換え回路と、 この切換え回路で切換られて出力されるフェイルデータ
をフェイルが発生したアドレスに取り込んで記憶する複
数のメモリバンクと、 上記複数のメモリバンクに供給するフェイルデータ及び
アドレス信号の各信号路に挿入され、同一アドレスで、
かつ近接したテストサイクルで発生したフェイルデータ
及びアドレス信号の通過を１個に制限するパイプライン
レジスタと、を付加したことを特徴とするメモリ試験装
置。 - 【請求項２】 上記請求項１記載のメモリ試験装置にお
いて、上記切換え回路と各メモリバンクとの間にファー
ストイン・ファーストアウトメモリによって構成したバ
ッファメモリを挿入したことを特徴とするメモリ試験装
置。 - 【請求項３】 上記請求項１記載のメモリ試験装置にお
いて、上記切換え回路の前段側に上記パイプラインレジ
スタを配置したことを特徴とするメモリ試験装置。 - 【請求項４】 上記請求項１記載のメモリ試験装置にお
いて、上記切換え回路の後段側に形成される複数の分岐
路のそれぞれに上記パイプラインレジスタを配置したこ
とを特徴とするメモリ試験装置。 - 【請求項５】 上記請求項１記載のメモリ試験装置にお
いて、上記パイプラインレジスタは複数のレジスタが縦
続接続されてパイププランを構成し、このパイプライン
の各段に格納されたアドレス信号と、新たに発生したフ
ェイルのアドレスを比較する複数のアドレス比較器と、
このアドレス比較器の中から一致信号が出力されること
により閉に制御されて新たに発生したフェイルデータ及
びアドレス信号が上記パイプラインに取り込まれること
を阻止するゲートとによって構成したことを特徴とする
メモリ試験装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225232A JPH1064297A (ja) | 1996-08-27 | 1996-08-27 | メモリ試験装置 |
| KR1019970703431A KR987000574A (ko) | 1995-09-22 | 1996-09-20 | 메모리 시험장치 |
| PCT/JP1996/002731 WO1997011381A1 (fr) | 1995-09-22 | 1996-09-20 | Controleur de memoire |
| US08/836,764 US5909448A (en) | 1995-09-22 | 1996-09-20 | Memory testing apparatus using a failure cell array |
| DE19680964T DE19680964T1 (de) | 1995-09-22 | 1996-09-20 | Speichertestgerät |
| TW085111857A TW315416B (ja) | 1995-09-22 | 1996-09-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225232A JPH1064297A (ja) | 1996-08-27 | 1996-08-27 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064297A true JPH1064297A (ja) | 1998-03-06 |
Family
ID=16826069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8225232A Withdrawn JPH1064297A (ja) | 1995-09-22 | 1996-08-27 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1064297A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002163897A (ja) * | 2000-09-28 | 2002-06-07 | Agilent Technol Inc | エラー捕捉ＲＡＭ、ＴａｇＲＡＭ、バッファメモリ及び刺激ＬｏｇＲＡＭとして使用するために構成可能なメモリセットを備えるメモリテスター |
| JP2011249005A (ja) * | 1999-10-26 | 2011-12-08 | Teradyne Inc | 自動テスト機器用高速故障捕捉装置および方法 |
| JP2013157043A (ja) * | 2012-01-26 | 2013-08-15 | Advantest Corp | 不良情報記憶装置および試験システム |
-
1996
- 1996-08-27 JP JP8225232A patent/JPH1064297A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249005A (ja) * | 1999-10-26 | 2011-12-08 | Teradyne Inc | 自動テスト機器用高速故障捕捉装置および方法 |
| JP2002163897A (ja) * | 2000-09-28 | 2002-06-07 | Agilent Technol Inc | エラー捕捉ＲＡＭ、ＴａｇＲＡＭ、バッファメモリ及び刺激ＬｏｇＲＡＭとして使用するために構成可能なメモリセットを備えるメモリテスター |
| JP2013157043A (ja) * | 2012-01-26 | 2013-08-15 | Advantest Corp | 不良情報記憶装置および試験システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3700797B2 (ja) | メモリ試験装置 | |
| US6243281B1 (en) | Method and apparatus for accessing a segment of CAM cells in an intra-row configurable CAM system | |
| US6510530B1 (en) | At-speed built-in self testing of multi-port compact sRAMs | |
| WO1997011381A1 (fr) | Controleur de memoire | |
| US7076610B2 (en) | FIFO memory devices having multi-port cache memory arrays therein that support hidden EDC latency and bus matching and methods of operating same | |
| US7093047B2 (en) | Integrated circuit memory devices having clock signal arbitration circuits therein and methods of performing clock signal arbitration | |
| US5894213A (en) | Semiconductor integrated circuit having a plurality of flip-flops | |
| US7139946B2 (en) | Method and test circuit for testing memory internal write enable | |
| US6751701B1 (en) | Method and apparatus for detecting a multiple match in an intra-row configurable CAM system | |
| US20040047209A1 (en) | FIFO memory devices having multi-port cache memory arrays therein that support hidden EDC latency and bus matching and methods of operating same | |
| JPH10188597A (ja) | メモリ試験装置 | |
| US6799243B1 (en) | Method and apparatus for detecting a match in an intra-row configurable cam system | |
| US20060155940A1 (en) | Multi-queue FIFO memory systems that utilize read chip select and device identification codes to control one-at-a-time bus access between selected FIFO memory chips | |
| JPH1064297A (ja) | メモリ試験装置 | |
| US6813680B1 (en) | Method and apparatus for loading comparand data into a content addressable memory system | |
| US5325332A (en) | Dual port semiconductor memory device | |
| US6801981B1 (en) | Intra-row configurability of content addressable memory | |
| US6795892B1 (en) | Method and apparatus for determining a match address in an intra-row configurable cam device | |
| JP2003132696A (ja) | 半導体試験装置 | |
| US7246300B1 (en) | Sequential flow-control and FIFO memory devices having error detection and correction capability with diagnostic bit generation | |
| JP2000030491A (ja) | 不良解析メモリ | |
| EP1416494A2 (en) | Semiconductor memory capable of performing high-speed processing | |
| JP2000065904A (ja) | 半導体試験装置 | |
| CA2426040A1 (en) | At-speed built-in self testing of multi-port compact srams | |
| KR100455373B1 (ko) | 다중 입력 부호 레지스터를 이용한 자동 셀프 테스트 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |