KR987000574A - 메모리 시험장치 - Google Patents

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KR987000574A
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고지 다카하시
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오오우라 히로시
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    • G—PHYSICS
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Abstract

IC 메모리의 불량구제의 가부의 판정을 고속도로 행할 수 있는 메로리 시험장치를 제공한다. 메모리 시험장치로 IC 메모리를 시험하고, 이 IC 메모리의 불량구제의 가부의 판정을 행할때에 논리비교기(14)로부터의 페일신호와, 패턴발생기(23)로부터의 페일신호취입용의 어드레스신호를 수신하고, IC 메모리의 불량 어드레스만을 기억하는 페일셀(1)을 어드레스 홀드ㆍ레지스터(3), 어드레스콤패레이터(5) 및 콘트롤러(8)에 의해 구성하고, 이 페일셀을 복수개, 종속 접속한 페일셀 어레이(2)를 사용하여 페일맵작성을 위한 데이타를 불량 어드레스에만 한정하여 축적하여, 이 페일셀 어레이(2)로부터 연산부(15)로 축적 데이타를 판독하는 시간을 단축한다.

Description

메모리 시험장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 메모리 시험장치에 사용된 페일셀의 한 구체예를 도시하는 블럭도이다.

Claims (8)

  1. 피시험 메모리에 패턴발생기로부터 출력되는 시험패턴신호를 부여하고, 이 피시험 메모리로부터의 응답출력과 상기 패턴발생기로부터 출력되는 기대치패턴신호를 논리비교기로 비교하고, 양신호사이에 불일치가 있는가 없는가를 검출하고, 불일치가 발생한 경우에는 상기 패턴발생기로부터 상기 피시험 메모리 및 불량해석 메모리에 부여되는 어드레스신호에 의해서, 그 불일치가 발생한 상기 피시험 메모리의 어드레스와 같은 불량해석 메모리의 어드레스에, 상기 논리비교기로부터 출력되는 불일치가 발생한 메모리 셀을 지시하기 위한 페일신호를 기입하도록 구성되어 있는 메모리 시험장치에 있어서, 상기 패턴발생기로부터 상기 어드레스신호를 수신하고, 또한 상기 논리비교기로부터 상기 페일신호를 수신하여, 연산부로 페일맵정보를 보내는 페일셀 어레이를 설치한 것을 특징으로 하는 메모리 시험장치.
  2. 제 1 항에 있어서, 상기 페일셀 어레이는 어드레스 홀드ㆍ레지스터와, 어드레스 트랜스퍼ㆍ레지스터와, 어드레스콤패레이터와, 스테이터스 홀드ㆍ레지스터와, 스테이터스 트랜스퍼 래지스터와, 콘트롤러로 구성되어 있고, 상기 어드레스 홀드ㆍ레지스터는 상기 어드레스신호, 상기 콘트롤러로부터의 출력신호 및 리세트신호를 수신하고, 상기 어드레스 콤패레이터에 출력신호를 보내고, 상기 어드레스 트랜스퍼ㆍ레지스터는 상기 어드레스신호 및 상기 리세트신호를 수신하여, 상기 어드레스신호를 차단에서 사용할 수 있도록 송출하고, 상기 어드레스 콤패레이터는 상기 어드레스신호 및 상기 어드레스 홀드ㆍ레지스터로부터의 출력신호를 수신하여, 일치신호를 상기 콘트롤러에 보내고, 상기 스테이터스 홀드ㆍ레지스터는 상기 페일신호 및 상기 리세트신호를 수신하여, 상태신호를 상기 콘트롤러에 보내고, 상기 스테이터스 트랜스퍼ㆍ레지스터는 상기 콘트롤러로부터의 출력신호 및 리세트신호를 수신하여, 상기 페일신호를 차단에서 사용할 수 있도록 송출하고, 상기 콘트롤러는 상기 페일신호, 상기 어드레스 콤패레이터로 부터의 출력신호 및 상기 스테이터스 홀드ㆍ레지스터로부터의 출력신호를 수신하고, 상기 어드레스 홀드ㆍ레지스터, 상기 스테이터스 홀드ㆍ레지스터 및 상기 스테이터스 트랜스퍼ㆍ레지스터로 신호를 보내는 것을 특징으로 하는 메모리 시험장치.
  3. 제 1 항에 있어서, 상기 패턴발생기와 상기 페일셀 어레이와의 사이에 상기 어드레스신호의 일부분을 금지하는 마스크수단을 설치한 것을 특징으로 하는 메모리 시험장치.
  4. 피시험 메모리에 패턴발생기로부터 출력되는 시험패턴신호를 부여하고, 이 피시험 메모리로부터의 응답출력과 상기 패턴발생기로부터 출력되는 기대치 패턴신호를 논리비교기로 비교하고, 양신호사이에 불일치가 있는가 없는가를 검출하고, 불일치가 발생한 경우에는 상기 패턴발생기로부터 상기 피시험 메모리 및 불량해석 메모리에 부여되는 어드레스 신호에 의해서, 그 불일치가 발생한 상기 피시험 메모리의 어드레스와 같은 불량해석 메모리의 어드레스에 상기 논리비교기로부터 출력되는 불일치가 발생한 메모리 셀을 지시하기 위한 페일신호를 기입하도록 구성되어 있는 메모리 시험장치에 있어서, 상기 불량해석 메모리의 입력측에 설치되어, 불일치가 발생한 상기 피시험 메모리의 어드레스를 지시하는 어드레스 신호의 임의비트수의 하위비트의 값에 대응하여 절환위치가 제어되는 스위치회로와, 이 스위치회로로 절환되어서 출력되는 페일신호를 불일치가 발생한 어드레스와 같은 어드레스에 기입하고 기억하는 복수의 메모리 뱅크와, 상기 복수의 메모리 뱅크에 공급하는 페일신호 및 어드레스신호의 각신호로에 삽입되고, 동일 어드레스로, 또한 근접한 테스트사이클로 발생한 페일신호 및 어드레스신호의 통과를 1개로 제한하는 파이프라인 레지스터를 구비한 것을 특징으로 하는 메모리 시험장치.
  5. 제 4 항에 있어서, 상기 스위치회로와 각 메모리 뱅크와의 사이에, 퍼스트인ㆍ퍼스트 아웃 메모리에 의해서 구성된 버퍼메모리를 삽입한 것을 특징으로 하는 메모리 시험장치.
  6. 제 4 항에 있어서, 상기 스위치회로의 전단측에 상기 파이프라인 레지스터를 배치한 것을 특징으로 하는 메모리 시험장치.
  7. 제 4 항에 있어서, 상기 스위치회로의 후단측에 형성되는 복수의 분기로의 각각에 상기 파이프라인 레지스터를 배치한 것을 특징으로 하는 메모리 시험장치.
  8. 제 4 항에 있어서, 상기 파이프라인 레지스터는 복수의 레지스터가 종속 접속되어 파이프 플랜을 구성하고 있고, 상기 파이프라인 레지스터는 또한, 이 파이프라인의 각 단에 격납된 어드레스신호와, 새롭게 발생한 불일치의 어드레스를 비교하는 복수의 어드레스비교기와, 이들 어드레스비교기중에서 일치신호가 출력되는 것에 의해 폐로 제어되고, 새롭게 발생한 페일신호 및 어드레스신호가 상기 파이프라인에 취입되는 것을 저지하는 게이트를 구비하는 것을 특징으로 하는 메모리 시험장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970703431A 1995-09-22 1996-09-20 메모리 시험장치 KR987000574A (ko)

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