JP2894691B2 - メガビツト・メモリモジユールのテスト方法および装置 - Google Patents
メガビツト・メモリモジユールのテスト方法および装置Info
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチ・ビット・テストモードで任意のテ
ストパターンを用いてメガ・ビット世代のメモリモジュ
ールをテストするための方法およびその方法を実施する
ための装置に関する。 〔従来の技術〕 メガ・ビット世代のメモリモジュールは、テスト時間
を短くするために、メモリモジュールのデータ入力端子
に読込まれたテスト情報がセルアレイの複数のセルに同
時にマップれるマルチ・ビット・テストモードを有して
いる。たとえば1M（ワード）×１（ビット）に形成され
たメモリモジュールは、256K×4,128K×8,64K×16等と
同じようにテストされる。その場合、与えられたメモリ
アドレス毎に、4,8,16個等のセル、一般的にはｍ個のセ
ルが１ビット・データを用いて同時にテストされる。 この公知技術は、たとえば特開昭57-203298号公報に
開示されている。またこの公知技術と並んで、特開昭62
-31439号公報からは、１ビットデータの代わりにレジス
タにより動作する別の公知技術が公知である。しかし、
これにおいては、レジスタの各個のビット位置はセルア
レイ中のそれぞれ相互に順に置かれたビット位置上での
みマップされるその際、レジスタの各個ビット位置が事
実上順々に処理されることによって、レジスタ内容の単
なる疑似並列書き込みが行われる。 それぞれｍ個のセル内へ実際に書込まれるデータは個
々のメーカのモジュール設計に左右される。書込まれる
セルデータは、１つのセルグループの個々のセルへの、
１ビット・テストデータのｍ次元関数 ｆ（DE）＝{DE}1,・・・,m 但し、 DE∈｛0,1｝ によって表された割当てのｍ次元の答である。この場
合、DEはメガ・ビット・メモリモジュール内へ読込まれ
た１つのデータ情報である。 １つのセルグループのセル内容を読出す際には、逆割
当て f-1（{DA}1,・・・,m）＝DA 但し、 DA∈｛0,1｝ が行われ、それゆえ、欠陥のないメモリセルの場合に
はメモリモジュールのデータ出力端子に原テストデータ
が現れる。DAはメガ・ビット・メモリモジュールから続
出された１つのデータ情報である。 否定テストデータを書込む際には、セルデータは否定
されて１つのセルグループのセル内へ書込まれ、それゆ
え全体として先に書込まれているビットパターンに対し
て否定ビットパターンがセルグループ内に立つ。これに
は次式が適用される。 この場合、f0および はモジュール設計によって予め与えられた関数を表す。 従って、各メモリモジュールは内部に、モジュール設
計に左右されて従ってメーカに左右されて、テストデー
タを基本として、１つのセルグループの内部に１つの所
定のビットパターンを作り出す１つのマッピング関数ｆ
（DE）を有する。ビットパターンはメモリモジュールを
テストするためだけに否定され得る。しかしながら、そ
れぞれ自由に使える２つのビットパターンを用いても、
メモリモジュールはビットパターン感度を充分にテスト
することができない。欠陥のあるセルの場合には、その
周囲領域が特別なビットパターンを有する場合に初め
て、多くの欠陥が現れる。少なくとも２個のセルの相互
関係に起因するこのような欠陥を検知するために、異な
ったテストパターンで動作する多数のトポロジカルテス
トが存在する。 〔発明が解決しようとする問題点〕 しかし、このトポロジカルテストは従来のマルチ・ビ
ット・テストモードにおいては無制限に実施することが
できなかった。というのは、このために必要なテストパ
ターンはセルアレイ内において作成することができなか
ったからである。トポロジカルテストはメガ・ビット・
メモリモジュールにおいては個別ビットモードでのみ実
施することができる。しかしながら、このことは、テス
ト様式とメモリモジュールのメモリ容量とに関係するテ
ストサイクル時間が過比例的に高くなるので、好ましく
ない。テスト時間が数百時間になることもある。 従って、本発明は、メガ・ビット世代のメモリモジュ
ールにおいてマルチ・ビット・テストモードで１つのセ
ルグループの内部に任意のビットパターンを作成し、そ
れによりトポロジカルテストを短時間に行うことができ
るようなメガ・ビット・メモリモジュールのテスト方法
およびこの方法を実施するための装置を提供することを
目的とする。 〔問題点を解決するための手段〕 このような目的を達成するために、本発明は、メガ・
ビット・メモリモジュール内へ個別に読込まれたｍ個の
データ情報がテストワードレジスタ内において１つのｍ
次元のテストワードにまとめられ、続いて、テストワー
ドのビット位置を１つのｍ次元のセルグループのセルに
固定的に個別に割当てる際、DE＝０の場合のテストワー
ドまたはDE＝１の場合の否定テストワードがセルアレイ
の１つのセルグループまたは順々に複数のセルグループ
にマップされることを特徴とする。 テスト方法を実施するために、メモリモジュール装置
はセルアレイの入力端側に、テストすべきセルグループ
の個数に対応するビット幅を備えた少なくとも１つの補
助的なテストワードレジスタを有する。セルアレイの出
力端側には比較ロジック要素が設けられ、この比較ロジ
ック要素において、セルアレイから読出されたデータ情
報が読込まれた原テストワードのデータ情報と比較され
る。 〔作用〕 本発明において重要なことは、セルアレイの１つのセ
ルグループのセルヘ設計に左右される１ビット・データ
のｍ次元の固定マッピングが行われるのではなく、先
ず、任意の個別データを備えた１つのテストワードが１
つのセルグループの個々のセルに固定割当てされた個別
ビットによって形成され、次に、そのテストワードがセ
ルアレイの１つのセルグループのセルにマップされるこ
とである。 〔発明の実施態様〕 本発明の１つの有利な実施態様によれば、テストワー
ドレジスタ内への１つのテストワードの読込みおよび書
込み過程を制御するために、かつ、読込みの際に１つの
テストワードのｍ個のデータ情報をカウントする比較的
費用の掛かるカウンタを装置内で使わないで済ませるた
めに、減らしたアドレス化すべきアドレススペースのマ
ルチ・ビット・テストモードのため空けられるアドレス
ラインが利用される。 〔実施例〕 次に本発明の実施例を図面に基づいて詳細に鋭明す
る。 図は本発明によるメガ・ビット世代のメモリモジュー
ルの原理構成図である。 図に示されたメガ・ビット・メモリモジュールMBS
は、既設のスイッチSl,S4およびセルアレイZFの他に、
セルアレイZFの前に設けられたテストワードTW0,TW1用
の２つの補助的なテストワードレジスタ、ならびに、セ
ルアレイZFの後に設けられた１つの比較ロジック要素VG
Lを有している。テストワードレジスタはたとえばシフ
トレジスタまたはラッチレジスタによって構成すること
ができる。 テストワードレジスタ間にはスイッチS3が設けられて
おり、このスイッチS3はマルチ・ビット・モードでテス
トする際にはデータ情報DEについてテストワードTW0,TW
1の一方の内容を選択し、セルアレイZFに転送する。 次の式が適用される。 この場合、今や があてはまる必要はもはやない。f0およびf1は今や固定
設定されるのではなく、外部からプログラミングによっ
て自由に選定可能である。 テストワードレジスタの書込みから、テストワードTW
0またはYW1の一方を選択するための選択信号DEの読出し
に切換えることはスイッチS2を介して行われる。切換え
時点は、カウンタＺからタイミングインターバル２×ｍ
のカウントサイクルにて導出（ケースａ）されるかまた
はアドレスラインAjから導出（ケースｂ）される信号TW
によって制御される。アドレスラインAjの場合にはマル
チ・ビット・テストモードでは用いられないアドレスラ
インが関係する。実施例においては、カウンタはメモリ
モジュール内に集積されているとする。 信号TM＝OFFによってマルチ・ビット・テストモード
が切離されると、メモリモジュールのデータ入力端子に
到来するデータ情報DEはスイッチSlを介して直接セルア
レイZFに転送され、そのセルアレイZF内の、アドレスに
より定められた位置に書込まれる。セルアレイZFの１つ
のセルの内容を読出すと、セル情報DAがスイッチS4を介
して直接メモリモジュールMBSのデータ出力端子に到達
する。 メモリモジュールMBSをテストするために、信号TM＝O
NがメモリモジュールMBSをマルチ・ビット・テストモー
ドにする。さらに、テストモードの投入はメモリモジュ
ールMBSのカウンタＺに伝達され、後続の２×ｍの書込
みサイクル（WRITE信号のロー状態によって表されてい
る）の到来するデータ情報がテストワードレジスタに書
込まれる。このためにカウンタＺが制御信号TW＝ONを発
生する。この制御信号はスイッチS2を作動して、テスト
ワードレジスタヘの書込みを相応して行わせる。カウン
タＺによってカウントされる、メモリモジュールMBSの
データ入力端子における第１のｍ個のデータ情報DEは、
スイッチSl,S2を介して第１のテストワードレジスタへ
到達し、そこでテストワードTW0を形成する。メモリモ
ジュールMBSのデータ入力端子における第２のｍ個のデ
ータ情報DEは、スイッチS2によって制御されて、第２の
テストワードレジスタへ書込まれ、そこでテストワード
TW1を形成する。テストワードTW0,TW1に関して、次の関
係、 TW0＝▲▼ があてはまることは必要ない。２つのテストワードTW
0,TW1の生成と同時に、比較ロジック要素VGLにテストワ
ードTW0,TW1が供給される。 ２×ｍ個のデータ情報DEが読込まれた後、カウンタＺ
が制御ラインTW＝OFFをセットする。それによってスイ
ッチS2が作動され、次の書込サイクルの際にテストワー
ドTW0,TW1の一方がセルアレイZFのｍ次元のセルグルー
プにマップされる。その際に、テストワードは１つのセ
ルグループまたは特に順々に複数のセルグループにマッ
プされるようにするとことができる。マッピング中、外
部からメモリモジュールに与えられるデータDEによって
テストワードTW0,TW1間は随意に切換えることができ
る。１つのｍ次元のセルグループの個々のセルに１つの
テストワードTW0またはTW1をマップする際、テストワー
ドの１つのビット位置の内容はそれぞれセルグループの
１つのセルにマップされる。このようにしてセルアレイ
ZFにおいては、周囲領域を備えた予め設定された位置
に、特別なテストワードTW0,TW1を選択することによ
り、異なったビットパターンが作成される。 読取りの際には、比較ロジック要素VGLがセルアレイZ
Fのｍ次元のセルグループのセル内容をテストワードTW
0,TW1と比較することによって、かかるセル内容は逆マ
ッピングが行われる。比較結果が正である場合は、逆関
数の答としては、すなわち、ビットパターンがTW0また
はTW1と一致しているかどうかによって、データ出力端
子には０または１が出力される。一方、比較結果が負で
ある場合は、データ出力端子はその代わりハイ状態また
はトライステート状態にされる。 しかしながら、同様に、欠陥のないセル内容の読取り
の際にはメモリモジュールMBSのデータ出力端子の出力
レベルは０または１であり、一方少なくとも１個、高々
ｍ−１個の欠陥のあるセルを備えた１つのセルグループ
の読取りの際には出力レベルは欠陥セル個数に応じて逆
の値を取るとことによって、欠陥のあるセルが明らかに
される。比較ロジック要素VGLの関数には次式が適用さ
れる。 本装置の簡単な構成は、テストワードTW0に対する付
加のテストワードレジスタのみを有し、その内容はデー
タ情報DEに関係して否定されず（TW0）又は否定されて
（▲▼）、テストワードのビット位置を１つのｍ
次元のセルグループのセルに固定的に個別に割当てる際
セルグループのセルに書込まれる。なお、この装置は２
つの付加されたテストワードレジスタと同じように動作
する。
ストパターンを用いてメガ・ビット世代のメモリモジュ
ールをテストするための方法およびその方法を実施する
ための装置に関する。 〔従来の技術〕 メガ・ビット世代のメモリモジュールは、テスト時間
を短くするために、メモリモジュールのデータ入力端子
に読込まれたテスト情報がセルアレイの複数のセルに同
時にマップれるマルチ・ビット・テストモードを有して
いる。たとえば1M（ワード）×１（ビット）に形成され
たメモリモジュールは、256K×4,128K×8,64K×16等と
同じようにテストされる。その場合、与えられたメモリ
アドレス毎に、4,8,16個等のセル、一般的にはｍ個のセ
ルが１ビット・データを用いて同時にテストされる。 この公知技術は、たとえば特開昭57-203298号公報に
開示されている。またこの公知技術と並んで、特開昭62
-31439号公報からは、１ビットデータの代わりにレジス
タにより動作する別の公知技術が公知である。しかし、
これにおいては、レジスタの各個のビット位置はセルア
レイ中のそれぞれ相互に順に置かれたビット位置上での
みマップされるその際、レジスタの各個ビット位置が事
実上順々に処理されることによって、レジスタ内容の単
なる疑似並列書き込みが行われる。 それぞれｍ個のセル内へ実際に書込まれるデータは個
々のメーカのモジュール設計に左右される。書込まれる
セルデータは、１つのセルグループの個々のセルへの、
１ビット・テストデータのｍ次元関数 ｆ（DE）＝{DE}1,・・・,m 但し、 DE∈｛0,1｝ によって表された割当てのｍ次元の答である。この場
合、DEはメガ・ビット・メモリモジュール内へ読込まれ
た１つのデータ情報である。 １つのセルグループのセル内容を読出す際には、逆割
当て f-1（{DA}1,・・・,m）＝DA 但し、 DA∈｛0,1｝ が行われ、それゆえ、欠陥のないメモリセルの場合に
はメモリモジュールのデータ出力端子に原テストデータ
が現れる。DAはメガ・ビット・メモリモジュールから続
出された１つのデータ情報である。 否定テストデータを書込む際には、セルデータは否定
されて１つのセルグループのセル内へ書込まれ、それゆ
え全体として先に書込まれているビットパターンに対し
て否定ビットパターンがセルグループ内に立つ。これに
は次式が適用される。 この場合、f0および はモジュール設計によって予め与えられた関数を表す。 従って、各メモリモジュールは内部に、モジュール設
計に左右されて従ってメーカに左右されて、テストデー
タを基本として、１つのセルグループの内部に１つの所
定のビットパターンを作り出す１つのマッピング関数ｆ
（DE）を有する。ビットパターンはメモリモジュールを
テストするためだけに否定され得る。しかしながら、そ
れぞれ自由に使える２つのビットパターンを用いても、
メモリモジュールはビットパターン感度を充分にテスト
することができない。欠陥のあるセルの場合には、その
周囲領域が特別なビットパターンを有する場合に初め
て、多くの欠陥が現れる。少なくとも２個のセルの相互
関係に起因するこのような欠陥を検知するために、異な
ったテストパターンで動作する多数のトポロジカルテス
トが存在する。 〔発明が解決しようとする問題点〕 しかし、このトポロジカルテストは従来のマルチ・ビ
ット・テストモードにおいては無制限に実施することが
できなかった。というのは、このために必要なテストパ
ターンはセルアレイ内において作成することができなか
ったからである。トポロジカルテストはメガ・ビット・
メモリモジュールにおいては個別ビットモードでのみ実
施することができる。しかしながら、このことは、テス
ト様式とメモリモジュールのメモリ容量とに関係するテ
ストサイクル時間が過比例的に高くなるので、好ましく
ない。テスト時間が数百時間になることもある。 従って、本発明は、メガ・ビット世代のメモリモジュ
ールにおいてマルチ・ビット・テストモードで１つのセ
ルグループの内部に任意のビットパターンを作成し、そ
れによりトポロジカルテストを短時間に行うことができ
るようなメガ・ビット・メモリモジュールのテスト方法
およびこの方法を実施するための装置を提供することを
目的とする。 〔問題点を解決するための手段〕 このような目的を達成するために、本発明は、メガ・
ビット・メモリモジュール内へ個別に読込まれたｍ個の
データ情報がテストワードレジスタ内において１つのｍ
次元のテストワードにまとめられ、続いて、テストワー
ドのビット位置を１つのｍ次元のセルグループのセルに
固定的に個別に割当てる際、DE＝０の場合のテストワー
ドまたはDE＝１の場合の否定テストワードがセルアレイ
の１つのセルグループまたは順々に複数のセルグループ
にマップされることを特徴とする。 テスト方法を実施するために、メモリモジュール装置
はセルアレイの入力端側に、テストすべきセルグループ
の個数に対応するビット幅を備えた少なくとも１つの補
助的なテストワードレジスタを有する。セルアレイの出
力端側には比較ロジック要素が設けられ、この比較ロジ
ック要素において、セルアレイから読出されたデータ情
報が読込まれた原テストワードのデータ情報と比較され
る。 〔作用〕 本発明において重要なことは、セルアレイの１つのセ
ルグループのセルヘ設計に左右される１ビット・データ
のｍ次元の固定マッピングが行われるのではなく、先
ず、任意の個別データを備えた１つのテストワードが１
つのセルグループの個々のセルに固定割当てされた個別
ビットによって形成され、次に、そのテストワードがセ
ルアレイの１つのセルグループのセルにマップされるこ
とである。 〔発明の実施態様〕 本発明の１つの有利な実施態様によれば、テストワー
ドレジスタ内への１つのテストワードの読込みおよび書
込み過程を制御するために、かつ、読込みの際に１つの
テストワードのｍ個のデータ情報をカウントする比較的
費用の掛かるカウンタを装置内で使わないで済ませるた
めに、減らしたアドレス化すべきアドレススペースのマ
ルチ・ビット・テストモードのため空けられるアドレス
ラインが利用される。 〔実施例〕 次に本発明の実施例を図面に基づいて詳細に鋭明す
る。 図は本発明によるメガ・ビット世代のメモリモジュー
ルの原理構成図である。 図に示されたメガ・ビット・メモリモジュールMBS
は、既設のスイッチSl,S4およびセルアレイZFの他に、
セルアレイZFの前に設けられたテストワードTW0,TW1用
の２つの補助的なテストワードレジスタ、ならびに、セ
ルアレイZFの後に設けられた１つの比較ロジック要素VG
Lを有している。テストワードレジスタはたとえばシフ
トレジスタまたはラッチレジスタによって構成すること
ができる。 テストワードレジスタ間にはスイッチS3が設けられて
おり、このスイッチS3はマルチ・ビット・モードでテス
トする際にはデータ情報DEについてテストワードTW0,TW
1の一方の内容を選択し、セルアレイZFに転送する。 次の式が適用される。 この場合、今や があてはまる必要はもはやない。f0およびf1は今や固定
設定されるのではなく、外部からプログラミングによっ
て自由に選定可能である。 テストワードレジスタの書込みから、テストワードTW
0またはYW1の一方を選択するための選択信号DEの読出し
に切換えることはスイッチS2を介して行われる。切換え
時点は、カウンタＺからタイミングインターバル２×ｍ
のカウントサイクルにて導出（ケースａ）されるかまた
はアドレスラインAjから導出（ケースｂ）される信号TW
によって制御される。アドレスラインAjの場合にはマル
チ・ビット・テストモードでは用いられないアドレスラ
インが関係する。実施例においては、カウンタはメモリ
モジュール内に集積されているとする。 信号TM＝OFFによってマルチ・ビット・テストモード
が切離されると、メモリモジュールのデータ入力端子に
到来するデータ情報DEはスイッチSlを介して直接セルア
レイZFに転送され、そのセルアレイZF内の、アドレスに
より定められた位置に書込まれる。セルアレイZFの１つ
のセルの内容を読出すと、セル情報DAがスイッチS4を介
して直接メモリモジュールMBSのデータ出力端子に到達
する。 メモリモジュールMBSをテストするために、信号TM＝O
NがメモリモジュールMBSをマルチ・ビット・テストモー
ドにする。さらに、テストモードの投入はメモリモジュ
ールMBSのカウンタＺに伝達され、後続の２×ｍの書込
みサイクル（WRITE信号のロー状態によって表されてい
る）の到来するデータ情報がテストワードレジスタに書
込まれる。このためにカウンタＺが制御信号TW＝ONを発
生する。この制御信号はスイッチS2を作動して、テスト
ワードレジスタヘの書込みを相応して行わせる。カウン
タＺによってカウントされる、メモリモジュールMBSの
データ入力端子における第１のｍ個のデータ情報DEは、
スイッチSl,S2を介して第１のテストワードレジスタへ
到達し、そこでテストワードTW0を形成する。メモリモ
ジュールMBSのデータ入力端子における第２のｍ個のデ
ータ情報DEは、スイッチS2によって制御されて、第２の
テストワードレジスタへ書込まれ、そこでテストワード
TW1を形成する。テストワードTW0,TW1に関して、次の関
係、 TW0＝▲▼ があてはまることは必要ない。２つのテストワードTW
0,TW1の生成と同時に、比較ロジック要素VGLにテストワ
ードTW0,TW1が供給される。 ２×ｍ個のデータ情報DEが読込まれた後、カウンタＺ
が制御ラインTW＝OFFをセットする。それによってスイ
ッチS2が作動され、次の書込サイクルの際にテストワー
ドTW0,TW1の一方がセルアレイZFのｍ次元のセルグルー
プにマップされる。その際に、テストワードは１つのセ
ルグループまたは特に順々に複数のセルグループにマッ
プされるようにするとことができる。マッピング中、外
部からメモリモジュールに与えられるデータDEによって
テストワードTW0,TW1間は随意に切換えることができ
る。１つのｍ次元のセルグループの個々のセルに１つの
テストワードTW0またはTW1をマップする際、テストワー
ドの１つのビット位置の内容はそれぞれセルグループの
１つのセルにマップされる。このようにしてセルアレイ
ZFにおいては、周囲領域を備えた予め設定された位置
に、特別なテストワードTW0,TW1を選択することによ
り、異なったビットパターンが作成される。 読取りの際には、比較ロジック要素VGLがセルアレイZ
Fのｍ次元のセルグループのセル内容をテストワードTW
0,TW1と比較することによって、かかるセル内容は逆マ
ッピングが行われる。比較結果が正である場合は、逆関
数の答としては、すなわち、ビットパターンがTW0また
はTW1と一致しているかどうかによって、データ出力端
子には０または１が出力される。一方、比較結果が負で
ある場合は、データ出力端子はその代わりハイ状態また
はトライステート状態にされる。 しかしながら、同様に、欠陥のないセル内容の読取り
の際にはメモリモジュールMBSのデータ出力端子の出力
レベルは０または１であり、一方少なくとも１個、高々
ｍ−１個の欠陥のあるセルを備えた１つのセルグループ
の読取りの際には出力レベルは欠陥セル個数に応じて逆
の値を取るとことによって、欠陥のあるセルが明らかに
される。比較ロジック要素VGLの関数には次式が適用さ
れる。 本装置の簡単な構成は、テストワードTW0に対する付
加のテストワードレジスタのみを有し、その内容はデー
タ情報DEに関係して否定されず（TW0）又は否定されて
（▲▼）、テストワードのビット位置を１つのｍ
次元のセルグループのセルに固定的に個別に割当てる際
セルグループのセルに書込まれる。なお、この装置は２
つの付加されたテストワードレジスタと同じように動作
する。
【図面の簡単な説明】
図は本発明によるメガ・ビット世代のメモリモジュール
の原理構成図である。 MBS……メガ・ビット・メモリモジュール、ZF……セル
アレイ、VGL……比較ロジック要素、Sl〜S4……スイッ
チ、DE……データ情報、TW0,TW1……テストワード。
の原理構成図である。 MBS……メガ・ビット・メモリモジュール、ZF……セル
アレイ、VGL……比較ロジック要素、Sl〜S4……スイッ
チ、DE……データ情報、TW0,TW1……テストワード。
Claims (1)
- (57)【特許請求の範囲】 １．ｍ個のキャラクタが同時にテストされる任意のテス
トパターンを用いてマルチビット・テストモードでメガ
ビット・メモリモジュールをテストする方法において、
メガビット・メモリモジュール（MBS）内へ個別に読込
まれたｍ個のデータ情報（DE）が読取られたデータ情報
（DE）によって選択可能な、かつ互いに無関係な少なく
とも２つの選択自由なテストワードレジスタのそれぞれ
１つの中でｍ次元のテストワード（例えば、TW0またはT
W1）にまとめられ、続いてそれぞれのテストワード（TW
0またはTW1）のビット位置を１つの所定のビットの周囲
領域に所属するｍ次元のセルグループのセルに固定的に
個別に割当てる際、少なくとも１つのテストワード（例
えばDE＝０におけるTW0ないしDE＝１におけるTW1）がセ
ルアレイ（ZF）の１つのセルグループまたは順々に複数
のセルグループにマップされることを特徴とするメガビ
ット・メモリモジュールのテスト方法。 ２．ｍ個のキャラクタが同時にテストされる任意のテス
トパターンを用いてマルチビット・テストモードでメガ
ビット・メモリモジュールをテストする方法において、
メガビット・メモリモジュール（MBS）内へ個別に読込
まれたｍ個のデータ情報（DE）が１つのテストワードレ
ジスタ内において１つのｍ次元のテストワード（TW0）
にまとめられ、続いて、テストワード（TW0）のビット
位置を１つの所定のビットの周囲領域に所属するｍ次元
のセルグループのセルに固定的に個別に割当てる際、DE
＝０の場合のテストワード（TW0）またはDE＝１の場合
の否定テストワード（TW0）がセルアレイ（ZF）の前記
１つのセルグループまたは順々に複数のセルグループに
マップされることを特徴とするメガビット・メモリモジ
ュールのテスト方法。 ３．テストワード（TW0および（または）TW1）は比較ロ
ジック要素（VGL）に供給され、前記比較ロジック要素
は１つのセルグループの実際のセル内容を、書込まれた
原テストワード（TW0,TW1）と比較し、比較に応じて良
信号または不良信号を発生することを特徴とする特許請
求の範囲第１項または第２項記載のテスト方法。 ４．メガビット・メモリモジュール（MBS）は、セルア
レイ（ZF）の前で１つのｍ次元のテストワード（TW0）
を受入れるための１つのテストワードレジスタと、前記
セルアレイ（ZF）の後で前記テストワードレジスタに接
続された１つの比較ロジック要素（VGL）と、前記テス
トワードレジスタ内へのテストワードの読込みならびに
前記セルアレイ（ZF）内へのテストワードまたは否定テ
ストワード（TW0またはTW0）の書込みを制御するための
複数のスイッチ（S2,S3）とを有することを特徴とする
メガビット・メモリモジュールのテスト装置。 ５．メガビット・メモリモジュール（MBS）は、セルア
レイ（ZF）の前で２つのｍ次元のテストワード（TW0,TW
1）を受入れるための２つのテストワードレジスタと、
前記セルアレイ（ZF）の後で前記テストワードレジスタ
に接続された１つの比較ロジック要素（VGL）と、前記
テストワードレジスタ内へのテストワードの読込みなら
びに前記セルアレイ（ZF）内への１つのテストワード
（TW0またはTW1）の書込みを制御するための複数のスイ
ッチ（S2,S3）とを有することを特徴とするメガビット
・メモリモジュールのテスト装置。 ６．カウントサイクルｍまたは２×ｍを有するカウンタ
（Ｚ）が設けられ、このカウンタは１つのテストワード
（TW0）または２つのテストワード（TW0,TW1）の読込み
の終了を決定しかつセルアレイ（ZF）内へ１つのテスト
ワード（TW0またはTW0、もしくは、TW0またはTW1）の書
込みをさせることを特徴とする特許請求の範囲第４項ま
たは第５項記載のテスト装置。 ７．制御入力端子が設けられ、この制御入力端子を介し
て、僅かなアドレススペースのマルチ・ビット・テスト
モードにより空けられたアドレスライン（A j）が１つ
のテストワード（TW0）または２つのテストワード（TW
0,TW1）の読込みの終了を決定しかつセルアレイ（ZF）
内へ１つのテストワード（TW0またはTW0、もしくは、TW
0またはTW1）の書込みをさせることを特徴とする特許請
求の範囲第４項または第５項記載のテスト装置。
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|---|---|---|---|
| DE3634352.8 | 1986-10-08 | ||
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|---|---|
| JPS63106997A JPS63106997A (ja) | 1988-05-12 |
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