DE19639613A1 - Integrierter Speicher und Paralleltest-Schaltungsanordnung - Google Patents

Description

Die Erfindung betrifft einen integrierten Speicher mit mehre­ ren Speicherblöcken, die parallel testbar sind. Der Speicher kann beispielsweise ein Schreib-/Lesespeicher (RAM) insbe­ sondere ein dynamischer Schreib-/Lesespeicher (DRAM) sein. Außerdem betrifft die Erfindung eine Paralleltest-Schaltungs­ anordnung mit einem solchen Speicher.

DRAMs mit einer Paralleltest-Funktion ihrer gleichartigen Speicherblöcke sind bekannt. Üblicherweise werden zur Durch­ führung des Paralleltests zunächst alle Speicherblöcke gleichzeitig mit demselben Testmuster, bestehend aus Testwor­ ten, die wiederum eines oder mehrere binäre Daten enthalten, beschrieben. In einem weiteren Schritt werden dann die Blöcke gleichzeitig wieder ausgelesen.

In Patent Abstracts of Japan, Vol. 6, No. 62 (P-111) [940] (betreffend die JP-A 57-003 298) ist beschrieben, einzelne Bits, die gleichzeitig aus zwei Speicherblöcken ausgelesen werden, mittels eines Komparators zu vergleichen. Ein Spei­ cherfehler wird dabei mittels des Komparators nur erkannt, wenn lediglich eines der jeweils verglichenen Bits falsch ist. Sind beide Bits fehlerhaft, erkennt der Komparator den Fehler nicht.

Die US-A 4,541,090 beschreibt, für jeden Speicherblock einen Komparator vorzusehen und aus den einzelnen Blöcken ausgele­ sene Bits mit einem extern zugeführten Referenzsignal zu ver­ gleichen. Dieses Verfahren ermöglicht das Erkennen aller Speicherfehler. Die Zuführung eines externen Referenzsignals ist jedoch von Nachteil, da hierfür entsprechende Anschlüsse des Speichers vorgesehen sein müssen.

Der erfindungsgemäße integrierte Speicher nach Anspruch 1 und die Paralleltest-Schaltungsanordnung nach Anspruch 5 lösen die Aufgabe, einen Paralleltest mehrerer Speicherblöcke zu ermöglichen, bei dem sämtliche Speicherfehler erkannt werden, ohne daß ein externes Referenzsignal zugeführt werden muß.

Die Erfindung sieht vor, übereinstimmende Testworte, vorzugs­ weise gleichzeitig, in mehrere, vorzugsweise alle, Speicher­ blöcke des Speichers einzuschreiben und übereinstimmende Testworte anschließend wieder aus allen Blöcken gleichzeitig auszulesen. Es ist ein erster Speicherblock und wenigstens ein zweiter Speicherblock vorgesehen. Die Testworte können dabei eine Breite von 1 Bit haben, jedoch ist es vorteilhaft, wenn ihre Breite größer ist, z. B. 16 Bit, und der Breite ei­ nes ohnehin vorhandenen Datenbusses des Speichers entspricht. Die gleichzeitig aus den Blöcken ausgelesenen Testworte sind Vergleichsmitteln, beispielsweise für jeden Block und jedes Bit des Testwortes jeweils einem Komparator, zuführbar. Gleichzeitig ist das aus dem ersten Block ausgelesene Test­ wort nach außerhalb der Speicherschaltung gebbar, wo es z. B. einem Testmittel zuführbar ist. Die Vergleichsmittel verglei­ chen das aus dem ersten Block ausgelesene Testwort mit den aus den zweiten Blöcken ausgelesenen Testworten, wobei wenig­ stens ein entsprechendes Ergebnissignal erzeugbar ist.

Mittels des Testmittels ist es möglich, durch Vergleich des aus dem ersten Block ausgelesenen Testwortes, welches in be­ schriebener Weise aus dem Speicher gebbar ist, mit dem zuvor eingeschriebenen, fehlerfreien Testwort festzustellen, ob die entsprechenden Speicherzellen des ersten Blockes fehlerfrei sind.

Werden die Blöcke in ihrer Gesamtheit mit Testworten vollge­ schrieben und diese jeweils parallel durch die Vergleichsmit­ tel verglichen, während gleichzeitig die aus dem ersten Block ausgelesenen Testworte extern durch das Testmittel überprüft werden, ist der gesamte Speicher auf Fehlerfreiheit unter­ suchbar.

Der erfindungsgemäße Speicher bietet folgende Vorteile:
Es ist ein vollständiger Speichertest durchführbar, bei dem auch übereinstimmende Fehler im ersten Speicherblock und ei­ nem der zweiten Blöcke erkennbar sind, ohne daß ein externes Referenzsignal zugeführt werden muß. Insbesondere bei der vorzugsweisen Ausgestaltung des Speichers, bei der die Test­ worte eine Breite von mehreren, z. B. 16, Bit haben, wäre die Zuführung eines entsprechenden (z. B. 16 Bit breiten) Refe­ renzsignals mit einem hohen Aufwand verbunden, da eine ent­ sprechende Anzahl von Anschlüssen des Speichers vorzusehen wäre.

Außerdem ist für den ersten Block ein bitweiser, d. h. spei­ cherzellenweiser Test mittels des externen Testmittels durch­ führbar. Das Ergebnis für den ersten Block kann dann in einer sogenannten "Bitmap" festgehalten werden. Gleichzeitig kann im Extremfall vorgesehen sein, daß die Vergleichsmittelle­ diglich ein einziges, gemeinsames Ergebnissignal erzeugen, welches nach außerhalb des Speichers führbar und damit eben­ falls dem Testmittel zuführbar ist. Für das Ergebnissignal wird dann nur ein Anschluß des Speichers benötigt. Dank der bitgenauen Überprüfung des ersten Blockes erhält man bei Durchführung des so beschriebenen Tests zum einen die Infor­ mation, ob der Speicher insgesamt fehlerfrei ist. Treten Speicherfehler auf, ist zumindest bezüglich des ersten Bloc­ kes eine ausführliche Fehleranalyse durchführbar. Dies ist besonders für den Hersteller des Speichers interessant, um Fehlerquellen leichter entdecken zu können.

Ist es vorgesehen, für jeden zweiten Block ein Ergebnissignal zu erzeugen, ist der Speicher auch betreibbar, indem auf eine Nutzung der fehlerhaften Blöcke verzichtet wird.

Ist es vorgesehen, für jeden Block und jedes Testwort ein entsprechendes Ergebnissignal nach außerhalb des Speichers geben, ist es möglich, neben einer Bitmap des ersten Blockes "Wordmaps" für jeden der zweiten Blöcke zu erzeugen.

Günstigerweise sind die aus dem ersten Block ausgelesenen Testworte über einen auch in einem Normalbetrieb des Spei­ chers zum Einschreiben und/oder Auslesen von Daten in bzw. aus den Blöcken verwendeten Datenbus nach außerhalb des Spei­ chers gebbar.

Die Erfindung eignet sich insbesondere, wenn der Speicher ein sogenanntes "embedded memory" ist, d. h. ein Speicher, der Teil einer größeren integrierten Schaltung ist, die daneben auch Logik aufweist. Die Anschlüsse von embedded memories sind häufig von außerhalb der integrierten Schaltung nicht zugänglich, so daß sich für einen Speichertest Einschränkun­ gen ergeben. Außerdem bietet sich bei embedded memory die Un­ terbringung zusätzlicher Testlogik auf einem Chip an, da oh­ nehin schon Logik auf dem Chip vorhanden ist.

Die Erfindung wird im folgenden anhand der Fig. 1 und 2 näher erläutert, welche Ausführungsbeispiele zeigen:
In Fig. 1 ist ein integrierter Speicher 5 mit einem ersten Speicherblock 1 und zwei zweiten Speicherblöcken 2 darge­ stellt. Der Speicher 5 weist einen Datenbus 11 auf, der in einem Normalbetrieb und einem Testbetrieb des Speichers zur Übertragung von Daten dient. Dieser ist beim gezeigten Bei­ spiel bidirektional, d. h. er dient sowohl zum Einschreiben von Daten in die Blöcke 1, 2 als auch zum Auslesen von Daten aus den Blöcken. Im Normalbetrieb ist über Schalter S selek­ tierbar, welcher der Blöcke jeweils mit dem Datenbus verbun­ den wird. Die Schalter S sind über Lesefreigabesignale RE (Read Enable) bzw. Schreibfreigabesignale WE (Write Enable) selektierbar. Die einzelnen Speicherzellen der Blöcke 1, 2 sind über einen Adreßbus ADR adressierbar.

Im Testbetrieb sind von einem externen Testmittel 10, welches u. U. auch auf derselben integrierten Schaltung wie der Spei­ cher 5 angeordnet sein kann, Testworte 3 gleichzeitig in alle Speicherblöcke 1, 2 einschreibbar. Zu diesem Zweck werden die Testworte 3 vom Testmittel 10 auf den Datenbus 11 gegeben. Es sind dann alle Schalter S gleichzeitig geschlossen (nicht dargestellt), so daß jedes Testwort 3 in die jeweils über den Adreßbus ADR adressierten Speicherzellen innerhalb jedes der Blöcke 1, 2 gleichzeitig schreibbar ist. Es ist sinnvoll, auf diese Weise die Blöcke 1, 2 vollständig mit Testworten 3 zu füllen. Die Testworte 3 haben günstigerweise dieselbe Breite wie der Datenbus 11.

In einer zweiten Phase des Testbetriebs werden die nunmehr in den Blöcken 1, 2 gespeicherten Testworte 3 wieder ausgelesen. Dabei werden für jedes Testwort 3 die entsprechenden Spei­ cherzellen in jedem Block über den Adreßbus ADR adressiert. Es wird jedoch nur das aus dem ersten Block 1 ausgelesene Testwort 3 auf den Datenbus 11 gegeben. Die Schalter S aller zweiten Blöcke 2 sind dagegen geöffnet. Diese Situation ist in der Fig. 1 gezeigt. Auf diese Weise ist das aus dem er­ sten Block 1 ausgelesene Testwort 3 über den Datenbus 11 nach außerhalb des Speichers 5 gebbar. Dort kann es mittels des Testmittels 10 mit dem ursprünglich einzuschreibenden Test­ wort 3 verglichen werden. Geschieht dies für alle im ersten Block 1 gespeicherten Testworte, kann eine Bitmap für den er­ sten Block 1 erstellt werden. Durch entsprechende Wahl der Testworte 3 sind beliebige Testmuster testbar.

Der Datenbus 11 ist ferner mit Eingängen von Vergleichsmit­ teln 4 des Speichers 5 verbunden. Im gezeigten Beispiel sind dies Eingänge von Gruppen von Komparatoren 8. Jedem der zwei­ ten Blöcke 2 ist jeweils eine solche Gruppe von Komparatoren zugeordnet. Der Einfachheit halber ist in Fig. 1 jeweils nur ein Komparator 8 dieser Gruppe dargestellt. Die Anzahl der Komparatoren 8 entspricht der Anzahl der Bits der Testworte 3 und der Anzahl der einzelnen Leitungen des Datenbusses 11, von denen jede mit jeweils einem ersten Eingang eines der Komparatoren 8 aus jeder Gruppe verbunden ist. Ein zweiter Eingang jedes der Komparatoren 8 ist mit jeweils einem der Ausgänge des entsprechenden zweiten Blockes verbunden. Somit ist mittels der Komparatoren 8 ein Vergleich des aus dem er­ sten Block 1 ausgelesenen Testwortes 3 mit jeweils den aus jedem der zweiten Blöcke 2 ausgelesenen Testworten 3 möglich. Erfindungsgemäß dient der erste Block 1 also als Referenz­ block für die zweiten Blöcke 2.

Fig. 2 zeigt einen Ausschnitt eines weiteren Ausführungsbei­ spiels der Erfindung, wobei nur einer der zweiten Blöcke 2 dargestellt wurde. Zu erkennen ist für den beispielhaften Fall, daß Datenbus 11 und Testwort 3 eine Breite von jeweils zwei Bits haben, wie die Verbindung mit den Vergleichsmitteln 4 erfolgt. Es sind dann zwei Komparatoren 8 notwendig.

Entsprechende Ergebnissignale des Vergleichs durch die Ver­ gleichsmittel 4 sind entweder für jeden zweiten Block 2 ein­ zeln (Fig. 2) oder über eine entsprechende Logik zu einem einzigen Ergebnissignal 6 verknüpft (Fig. 1) nach außerhalb des Speichers 5 gebbar, wo sie auch dem Testmittel 10 zuführ­ bar sind. Die Verknüpfung der einzelnen Ergebnissignale der Gruppen von Komparatoren 8 in den Fig. 1 und 2 geschieht über Oder-Gatter 12. Somit erhält man ein Ergebnissignal pro Gruppe. In Fig. 2 wird dieses als Ergebnissignal 6 der Ver­ gleichsmittel 4 nach außerhalb des Speichers 5 geführt. Die­ sem Ergebnissignal 6 ist zu entnehmen, ob beim Auslesen des Testwortes 3 aus dem zugehörigen zweiten Block 2 eine Übereinstimmung mit dem aus dem ersten Block 1 ausgelesen Test­ wort 3 vorliegt.

In Fig. 1 erfolgt eine Verknüpfung der beiden Ergebnissigna­ le jedes der beiden zweiten Blöcke 2 über ein Oder-Gatter 9, so daß anschließend nur ein einzelnes Ergebnissignal 6 vor­ liegt. Auf diese Weise kann pro Testwort 3 festgestellt wer­ den, ob eine Abweichung zwischen dem aus dem ersten Block 1 ausgelesenen Testwort 3 und irgendeinem der gleichzeitig aus den zweiten Blöcken 2 ausgelesenen Testworte 3 besteht. Ent­ sprechende Abweichungen werden durch das Ergebnissignal 6 si­ gnalisiert.

Ist nun mittels des Testmittels 10 beim Ausführungsbeispiel nach Fig. 2 ein Fehler beim aus dem ersten Block ausgelese­ nen Testwort 3 festgestellt und die Komparatoren 8 stellen keine Abweichungen zu dem aus einem der zweiten Blöcke 2 aus­ gelesenen Testwort 3 fest, steht fest, daß auch dieser zweite Block 2 an der adressierten Stelle denselben Fehler aufweist. Wird dagegen eine Abweichung festgestellt, ist der entspre­ chende zweite Block 2 an der entsprechenden Adresse entweder fehlerfrei oder weist einen anderen Fehler auf, als der erste Block 1. Weist das Testwort 3 des ersten Blockes 1 dagegen keinen Fehler auf, muß bei Fehlerfreiheit der zweiten Blöcke 2 der Vergleich durch die Komparatoren 8 Gleichheit ergeben.

Werden die Ausgangssignale jedes der Oder-Gatter 12 herausge­ führt, wie in Fig. 2 gezeigt, kann eine Wordmap für jeden der zweiten Speicherblöcke erstellt werden. Ist dagegen, wie in der Fig. 1 gezeigt, das Oder-Gatter 9 vorhanden, ergibt sich eine weiteren Reduzierung der nach außen zu gebenden Er­ gebnissignale, wobei natürlich ein Teil der Information ein­ gebüßt wird und keine Unterscheidung mehr möglich ist, wel­ cher der beiden zweiten Blöcke 2 fehlerhaft ist.

Die Fig. 2 zeigt ferner ein optionales Zählmittel 7, welches dem Oder-Gatter 12 nachgeschaltet ist. Dieses dient einer Summierung der beim aufeinanderfolgenden Auslesen von mehre­ ren Testworten 3 registrierten Abweichungen. Als Ergebnis­ signal 6 ist dann als Ausgangssignal des Zählmittels 7 nur die Summe der registrierten Abweichungen nach außerhalb der Schaltung gebbar. Dies kann interessant sein, wenn die in den zweiten Blöcken 2 gespeicherten Daten mittels Fehlerkorrek­ turcodes korrigierbar sind, die eine gewisse Anzahl von Feh­ lern innerhalb jedes Blockes korrigieren können. Das Zählmit­ tel 7 kann so ausgelegt sein, daß es nur einmal inkrementier­ bar ist, so daß es wie ein durch die erste auftretende Abwei­ chung setzbares Register wirkt. Die im Zählmittel 7 gespei­ cherte Information kann zu einem beliebigen Zeitpunkt ausles­ bar sein. Wichtig ist, daß in keinem Fall das Zählmittel 7 überlaufen darf.

Während insbesondere die Verwendung des optionalen Zählmit­ tels 7 ein pauschales Ergebnissignal 6 wie bei einem soge­ nannten Build-In Self Test (BIST) liefert, ist gleichzeitig eine genaue Analyse des ersten Blockes 1 möglich. Dadurch werden die Vorteile eines BIST mit reduzierten über die Er­ gebnissignale 6 zu übertragenden Informationen mit denjenigen eines ausführlichen Tests wenigstens eines Teiles des Spei­ chers 5 (nämlich des ersten Blocks 1) miteinander verbunden. Weiterhin ist der erfindungsgemäße Speicher 5 mit nur gerin­ gem schaltungstechnischen Aufwand kleinflächig realisierbar. Ein Teil der Fehlerauswertung geschieht im externen Testmit­ tel 10, wohingegen bei einem vollständigen BIST umfangreiche Auswerteschaltungen innerhalb des Speichers notwendig sind.

Die Vergleichsmittel 4 können auch anders als in der Figur gezeigt gestaltet sein. Insbesondere ist es möglich, Mittel vorzusehen, mit denen jeweils ein Vergleich je eines Bits der Testwörter 3 aller Blöcke 1, 2 gleichzeitig erfolgen kann. Derartige Schaltungen sind dem Fachmann bekannt.

Wie in den Ausführungsbeispielen geschildert, eignet sich der erfindungsgemäße Speicher (5) zur Verwendung in einer Paral­ leltest-Schaltungsanordnung mit einem Testmittel (10).

Claims (5)

1. Integrierter Speicher (5)

• - mit einem ersten Speicherblock (1) und wenigstens einem zweiten Speicherblock (2),
• - ein Testwort (3) mit einer Breite von wenigstens ein Bit ist in jeden Speicherblock (1, 2) einschreibbar,
• - anschließend ist das eingeschriebene Testwort (3) aus jedem Speicherblock (1, 2) gleichzeitig auslesbar,
• - es sind Vergleichsmittel (4) vorhanden, die einen Vergleich der aus den zweiten Speicherblöcken (2) ausgelesenen Test-Worte (3) mit dem aus dem ersten Speicherblock (1) ausgele­ senen Testwort (3) ermöglichen und die wenigstens ein Er­ gebnissignal (6) erzeugen, das nach außerhalb des Speichers (5) gebbar ist,
• - das aus dem ersten Speicherblock (1) ausgelesene Testwort (3) ist gleichzeitig zu seinem Anlegen an die Vergleichs­ mittel (4) nach außerhalb des Speichers (5) gebbar.

2. Speicher nach Anspruch 1, bei der durch die Vergleichsmittel (4) für jeden der zweiten Speicherblöcke (2) ein entsprechendes Ergebnissignal (6) er­ zeugbar ist.

3. Speicher nach Anspruch 1 oder 2,

• - bei dem mehrere Testworte (3) in die Speicherblöcke (1, 2) einschreibbar und jeweils nacheinander wieder auslesbar sind,
• - bei dem durch die Vergleichsmittel (4) für mehrere nachein­ ander ausgelesene Testworte (3) nur ein Ergebnissignal (6) erzeugbar ist.

4. Speicher nach Anspruch 3,

• - bei dem die Vergleichsmittel (4) wenigstens ein Zählmittel (7) aufweisen, das in Abhängigkeit von Ergebnissen der Ver­ gleichsmittel (4) inkrementierbar ist,
• - der Inhalt des Zählmittels (7) ist als das Ergebnissignal (6) nach außerhalb des Speichers (5) gebbar.

5. Paralleltest-Schaltungsanordnung mit einem Testmittel (10) und einem Speicher nach einem der vorstehenden Ansprüche,

• - bei der das Testwort (3) vom Testmittel (10) in die Spei­ cherblöcke (1, 2) einschreibbar ist,
• - bei der dem Testmittel (10) das nach außerhalb des Spei­ chers (5) gebbare, aus dem ersten Speicherblock (1) ausge­ lesene Testwort (3) und das wenigstens eine Ergebnissignal (6) zuführbar ist.