DE19921868A1 - Schaltungsanordnung zur Kontrolle von Zuständen einer Speichereinrichtung - Google Patents

Schaltungsanordnung zur Kontrolle von Zuständen einer Speichereinrichtung

Info

Publication number
DE19921868A1
DE19921868A1 DE19921868A DE19921868A DE19921868A1 DE 19921868 A1 DE19921868 A1 DE 19921868A1 DE 19921868 A DE19921868 A DE 19921868A DE 19921868 A DE19921868 A DE 19921868A DE 19921868 A1 DE19921868 A1 DE 19921868A1
Authority
DE
Germany
Prior art keywords
volatile memory
memory
programmable
address
circuit arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19921868A
Other languages
English (en)
Other versions
DE19921868C2 (de
Inventor
Robert Kaiser
Florian Schamberger
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19921868A priority Critical patent/DE19921868C2/de
Priority to US09/568,941 priority patent/US6288939B1/en
Priority to JP2000138714A priority patent/JP2000339988A/ja
Publication of DE19921868A1 publication Critical patent/DE19921868A1/de
Application granted granted Critical
Publication of DE19921868C2 publication Critical patent/DE19921868C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

Eine Schaltungsanordnung weist Speichereinrichtungen (10) auf, die jeweils ein programmierbares Element (2) und ein flüchtiges Speicherelement (1) umfassen. Je Speichereinrichtung (10) ist das programmierbare Element (2) mit dem flüchtigen Speicherelement (1) verbunden zum Speichern des Zustands des programmierbaren Elements in dem flüchtigen Speicherelement. Die jeweilige Speichereinrichtung (10) weist wenigstens einen Ausgang (Q1, Q2) auf zur Überprüfung des jeweiligen Zustandes des programmierbaren Elements (2) des zugeordneten flüchtigen Speicherelements (1). Die Speichereinrichtungen (10) sind über eine Auswahlschaltung (20) einzeln adressierbar zur Ausgabe der Zustände des programmierbaren Elements (2) und des flüchtigen Speicherelements (1). Die in dem flüchtigen Speicherelement (1) gespeicherte Information bleibt dabei erhalten.

Description

Die Erfindung betrifft eine Schaltungsanordnung mit Spei­ chereinrichtungen, die programmierbare Elemente und flüchtige Speicherelemente umfassen, zur Kontrolle von deren Zuständen.
Integrierte Schaltungen, insbesondere integrierte Speicher, weisen zur Reparatur fehlerhafter Speicherzellen redundante Wortleitungen oder redundante Bitleitungen auf, die reguläre Leitungen mit defekten Speicherzellen adressenmäßig ersetzen können. Dabei wird der integrierte Speicher beispielsweise mit einer Selbsttesteinrichtung geprüft und anschließend eine Programmierung der redundanten Elemente vorgenommen. Eine Redundanzschaltung weist dann programmierbare Elemente zum Beispiel in Form von elektrischen Fuses auf, die zum Spei­ chern der Adresse einer zu ersetzenden Leitung dienen. Die elektrischen Fuses sind elektrische Verbindungselemente, de­ ren Leitungswiderstand beispielsweise am Ende des Herstel­ lungsprozesses des integrierten Speichers mittels einer soge­ nannten Brennspannung veränderbar sind.
Aus der US 5,313,424 A ist ein integrierter Speicher mit Selbstreparaturfunktion bekannt. Eine Selbsttesteinheit prüft die Speicherzellen des Speichers und speichert anschließend die Adresse von defekten Wortleitungen in einem entsprechen­ den Adreßregister. Dem Speicher wird anschließend von extern ein Aktivierungssignal mit einem hohen Potentialpegel zuge­ führt, woraufhin auftrennbare elektrische Verbindungselemente (Fuses), die Bestandteil einer Redundanzschaltung sind, zur Codierung der im Adreßregister gespeicherten fehlerhaften Wortadressen zerstört werden. Das Zerstören der Fuses erfolgt dabei mittels eines hohen Stromes, der sie zum Schmelzen bringt.
Mit einer weiteren Schaltungsanordnung aus der noch nicht veröffentlichten DE 198 43 470.7 ist eine externe Analyse der festgestellten Fehler möglich. Eine Speichereinheit zum Spei­ chern der durch die Selbsttesteinheit ermittelten Adresse weist einen Ausgang auf, der mit einem entsprechenden Ausgang der Schaltungsanordnung zur Ausgabe der jeweils gespeicherten Adresse verbunden ist. Somit kann bei Bedarf durch den Her­ steller der integrierten Schaltung festgestellt werden, ob im Rahmen des Selbsttests des Speichers Fehler festgestellt wur­ den und ob eine Selbstreparatur durchgeführt wurde. Ferner kann durch den Hersteller festgestellt werden, welche Adresse die festgestellten Fehler haben.
Eine flüchtige Speichereinheit, wie beispielsweise ein Adreß­ register oder Adreßlatch, läßt sich problemlos durch eine Selbsttesteinheit mit Informationen beschreiben, da hierfür keine über die normalen Signalpegel des Speichers hinausge­ hende Spannungen oder große Ströme notwendig sind. Ein Vorse­ hen einer weiteren, nicht flüchtigen Speichereinheit hat den Vorteil, daß der Selbsttest des Speichers nicht jedesmal wie­ derholt werden muß, wenn die flüchtige Speichereinheit (bei­ spielsweise nach dem Ausschalten der Versorgungsspannung) die in ihr gespeicherte Adresse verloren hat. Bei Vorsehen nur einer flüchtigen Speichereinheit müßte ansonsten beispiels­ weise bei jeder Initialisierung des Speichers mittels eines Selbsttests die Adresse der zu ersetzenden normalen Einheiten wieder neu ermittelt werden. Die Adresse wird folglich in ei­ nem weiteren Schritt permanent in der nicht flüchtigen Spei­ chereinheit gespeichert. Anschließend muß zur Wiederherstel­ lung des Speicherinhalts der flüchtigen Speichereinheit, bei­ spielsweise bei jeder auf das Anlegen der Versorgungsspannung folgenden Initialisierung des Speichers, die in der nicht flüchtigen Speichereinheit gespeicherte Adresse in die flüch­ tige Speichereinheit übertragen werden.
Insbesondere bei der Verwendung von elektrischen Fuses er­ folgt der zur Programmierung der Fuses durchgeführte Brenn­ vorgang nicht immer zuverlässig. Der zur Wiederherstellung des Speicherinhalts der flüchten Speichereinheit durchgeführ­ te Übertragungsvorgang kann demzufolge nicht immer zuverläs­ sig gelingen. Die Folge davon ist beispielsweise eine fehler­ haft gespeicherte Adresse in der flüchtigen Speichereinheit nach dem Übertragungsvorgang. Es ist daher wünschenswert zu überprüfen, ob die jeweilige elektrische Fuse so gesetzt wur­ de, daß das flüchtige Speicherelement die ursprünglich ge­ speicherte Information wieder aus dem Zustand der betreffen­ den Fuse rekonstruieren kann.
In der DE 198 43 470.7 ist der Ausgang der dortigen ersten flüchtigen Speichereinheit ein serieller Ausgang zur bitwei­ sen Ausgabe der gespeicherten Adresse. Dies hat den Vorteil, daß die Speichereinheit lediglich diesen einen Ausgang auf­ weist. Allerdings bedeutet ein damit verbundener serieller Schiebevorgang, daß die in den flüchtigen Speicherelementen gespeicherte Information zunächst gelöscht wird und bei einem rückgekoppelten Schieberegister erst nach einem kompletten Durchlauf die ursprünglich enthaltene Information wieder her­ gestellt ist. Im vorliegenden Anwendungsfall ist es hingegen wichtig, daß die in dem jeweiligen flüchtigen Speicherelement gespeicherte Information dauerhaft erhalten bleibt, um sie zu einem späteren Zeitpunkt zuverlässig mit dem aus der Fuse re­ konstruierten Zustand vergleichen zu können.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsan­ ordnung mit Speichereinrichtungen, die jeweils ein program­ mierbares Element und ein flüchtiges Speicherelement umfas­ sen, anzugeben, bei der Zustände der flüchtigen Speicherele­ mente so auslesbar sind, daß die gespeicherte Information er­ halten bleibt, und die daraufhin überprüfbar ist, ob die ur­ sprünglich einem flüchtigen Speicherelement zugedachte Infor­ mation aus dem Zustand des zugeordneten programmierbaren Ele­ ments rekonstruierbar ist.
Die Aufgabe wird gelöst mit einer Schaltungsanordnung gemäß Patentanspruch 1. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand abhängiger Ansprüche.
Die Schaltungsanordnung weist Speichereinrichtungen auf, die jeweils ein programmierbares Element und ein flüchtiges Spei­ cherelement umfassen. Zum Speichern eines Zustands des pro­ grammierbaren Elementes in dem flüchtigen Speicherelement ist je Speichereinrichtung ein Ausgang des programmierbaren Ele­ ments mit einem Eingang des flüchtigen Speicherelements ver­ bunden. Zur Überprüfung des jeweiligen Zustands des flüchti­ gen Speicherelements und des programmierbaren Elements weist die jeweilige Speichereinrichtung wenigstens einen Ausgang auf zur Ausgabe des gewünschten Zustandes. Die Speicherein­ richtungen sind über eine Auswahlschaltung einzeln und direkt adressierbar zur Ausgabe der Zustände der jeweiligen Spei­ chereinrichtung. Durch den direkten Zugriff auf die jeweilige Speichereinrichtung mit ihrem flüchtigen Speicherelement än­ dert sich dessen Information während eines Auslesevorgangs nicht. Zudem kann durch den direkten Zugriff auf die entspre­ chende Speichereinrichtung schneller und gezielter zugegrif­ fen werden im Vergleich zu einem Ausleseverfahren mittels ei­ nes seriellen Schieberegisters. Im Umkehrschluß ist es natür­ lich ebenso möglich, direkt eine Information in die entspre­ chende Speichereinrichtung einzuschreiben.
Es lassen sich auf diese Art auch mehrere Zustände einer Speichereinrichtung parallel oder auch seriell auslesen, ohne daß der dazu notwendige zusätzliche Schaltungsaufwand wesent­ lich erhöht wird. Wird bei der Bewertung der Zustände des flüchtigen Speicherelements und des programmierbaren Elements derselben Speichereinrichtung ein Fehler beim bereits erfolg­ ten Programmieren des programmierbaren Elements erkannt, so kann mit geeigneten Maßnahmen darauf reagiert werden. Eine derartige Maßnahme kann beispielsweise ein erneuter Program­ miervorgang desselben programmierbaren Elements sein oder auch darin bestehen, daß der entsprechende Schaltungsteil als defekt gekennzeichnet wird.
In einer Weiterbildung der Erfindung weist die Schaltungsan­ ordnung ein weiteres flüchtiges Speicherelement auf, das mit dem Ausgang zur Ausgabe des Zustandes des programmierbaren Elements einer der Speichereinrichtungen verbunden ist, um dessen Zustand zwischenzuspeichern. Der Ausgang des weiteren flüchtigen Speicherelements und der Ausgang zur Ausgabe des Zustandes des flüchtigen Speicherelements der zu überprüfen­ den Speichereinrichtung sind an einer Vergleichseinrichtung angeschlossen, die die an den jeweiligen Ausgängen anliegen­ den Signale vergleicht. Die in dem flüchtigen Speicherelement gespeicherte Information bleibt dabei erhalten. Das Vorsehen des weiteren flüchtigen Speicherelements hat den Vorteil, daß die in dem programmierbaren Element gespeicherte Information mit vergleichbaren technischen Mitteln gelesen wird wie bei dem Übertragungsvorgang des Zustands des programmierbaren Elements in das zugeordnete flüchtige Speicherelement. Die Zustände des weiteren flüchtigen Speicherelements und des zu kontrollierenden flüchtigen Speicherelements sind an deren Ausgänge unmittelbar vergleichbar. Indem nur ein weiteres flüchtiges Speicherelement als Referenzelement vorgesehen wird, das mit der jeweiligen zu testenden Speichereinrichtung verbunden ist, wird der zusätzliche Schaltungsaufwand niedrig gehalten. Es ist in diesem Zusammenhang jedoch auch möglich, jede zu testende Speichereinrichtung mit einem Referenzele­ ment zu versehen.
Besonders vorteilhaft ist es, wenn das weitere flüchtige Speicherelement und das flüchtige Speicherelement der zu te­ stenden Speichereinrichtung im wesentlichen gleich aufgebaut sind. Dadurch werden die Ergebnisse am Ausgang der Vergleichs­ einrichtung nochmals verbessert.
In einer Ausgestaltung der programmierbaren Elemente weisen diese elektrisch programmierbare Fuses auf. Denkbar sind auch Ausführungen mit Laser-Fuses. Im ersteren Fall kann die Pro­ grammierung der programmierbaren Elemente mittels einer von extern angelegten Brennspannung am gehäusten Halbleiterbau­ stein am Ende der Herstellung der integrierten Schaltung durchgeführt werden.
Die Adressierung der Speichereinrichtungen mittels der Aus­ wahlschaltung läßt sich ähnlich realisieren wie beispielswei­ se eine Adressierung von Speicherzellen üblicher Halbleiter­ speicher. Die Speichereinrichtungen sind dabei zu adressier­ baren Einheiten zusammengefaßt. Der Zugriff auf eine der Ein­ heiten erfolgt über einen ersten Teil von Adreßbits einer an­ gelegten Adresse und der Zugriff auf eine der Speicherein­ richtungen innerhalb der jeweiligen Einheit über einen zwei­ ten Teil von Adreßbits derselben Adresse. Dies entspricht im wesentlichen der bei üblichen Halbleiterspeichern praktizier­ ten Adressierung mittels Reihen- und Spaltenadressen.
Die Erfindung eignet sich für beliebige Schaltungen mit Spei­ chereinrichtungen, die programmierbare Elemente und zugeord­ nete flüchtige Speicherelemente umfassen. Die erfindungsgemä­ ße Schaltungsanordnung kann insbesondere in einem integrier­ ten Halbleiterspeicher verwendet werden, der Speicherzellen aufweist, die zu einzeln adressierbaren normalen Einheiten und adressierbaren redundanten Einheiten zum Ersetzen einer der normalen Einheiten zusammengefaßt sind. Bei den normalen beziehungsweise redundanten Einheiten kann es sich beispiels­ weise um Wortleitungen oder Bitleitungen oder um ganze Spei­ cherblöcke des Speichers handeln. Der integrierte Speicher kann beispielsweise ein beschreibbarer Speicher sein, wie zum Beispiel ein DRAM, SRAM, Flash-Speicher oder EEPROM. Ein sol­ cher Halbleiterspeicher weist ferner eine Speichereinheit auf, die mehrere der Speichereinrichtungen umfaßt, zum Spei­ chern einer Adresse der durch die redundante Einheit zu er­ setzenden normalen Einheit. Jede der Speichereinrichtungen speichert dabei eines von mehreren Adreßbits der angelegten Adresse. Mittels der erfindungsgemäßen Schaltungsanordnung kann nach dem Programmieren der entsprechenden Adresse diese daraufhin überprüft werden, ob der Programmiervorgang ein­ wandfrei vorgenommen wurde.
Im folgenden wird die Erfindung anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen:
Fig. 1 eine Ausführung der erfindungsgemäßen Schaltungsan­ ordnung,
Fig. 2 eine Schaltungsanordnung mit mehreren Speicherein­ richtungen, die über eine Auswahlschaltung adres­ sierbar sind,
Fig. 3 eine Darstellung einer aus Adreßbits zusammenge­ setzten Adresse, und
Fig. 4 ein Ausführungsbeispiel einer Speichereinrichtung aus Fig. 1 mit einem Referenzelement.
Fig. 1 ist eine Schaltungsanordnung mit Speichereinrichtun­ gen 10 zu entnehmen, die jeweils ein programmierbares Element 2 und ein flüchtiges Speicherelement 1 umfassen. Je Spei­ chereinrichtung 10 ist ein Ausgang des programmierbaren Ele­ ments 2 mit einem Eingang des flüchtigen Speicherelements 1 über ein Schaltmittel T1, vorzugsweise einen Transistor, ver­ bunden zum Speichern eines Zustands des programmierbaren Ele­ ments 2 in dem flüchtigen Speicherelement 1. Die Transistoren T1 werden dabei über das Steuersignal C1 angesteuert. Der Programmiervorgang eines jeweiligen programmierbaren Elements 2 erfolgt über das Aktivierungssignal EN. Die Zustände des programmierbaren Elements 2 und des flüchtigen Speicherele­ ments 1 sind über die Transistoren T2 an den Ausgängen Q1 be­ ziehungsweise Q2 entnehmbar.
Die dargestellte Schaltungsanordnung ist in Fig. 1 Teil ei­ nes integrierten Halbleiterspeichers. Die Speichereinrichtun­ gen 10 bilden dabei in ihrer Summe die Speichereinheit 40, in der beispielsweise eine Adresse einer zu ersetzenden normalen defekten Einheit gespeichert ist. Diese wird über die Ausgän­ ge A an eine Decoderschaltung DEC gegeben, die die defekte normale Einheit, beispielsweise eine Wortleitung WL, durch eine redundante Einheit, beispielsweise eine redundante Wort­ leitung RWL, ersetzt.
Fig. 2 zeigt eine Schaltungsanordnung mit mehreren Spei­ chereinrichtungen 10, die über eine Auswahlschaltung 20 adressierbar sind. Der Zugriff auf eine der Speichereinrich­ tungen 10 mittels der angelegten Adresse ADR erfolgt dabei über einen ersten Adreßteil ADR1, der sich hier aus den hö­ herwertigen Adreßbits a3 und a4 der Adresse ADR zusammen­ setzt, und über einen zweiten Adreßteil ADR2, der sich hier aus den niederwertigen Adreßbits a0 bis a2 der Adresse ADR zusammensetzt. Die Aufteilung der Adresse ADR in ihren ersten Adreßteil ADR1 und ihren zweiten Adreßteil ADR2 ist zur Ver­ deutlichung in verallgemeinerter Weise in Fig. 3 darge­ stellt.
In Fig. 4 ist ein Ausführungsbeispiel einer Speichereinrich­ tung 10 aus Fig. 1 dargestellt mit einem weiteren flüchtigen Speicherelement oder auch Referenzelement 3 und einer daran und an den Ausgang Q2 der Speichereinrichtung 10 angeschlos­ senen Vergleichseinrichtung 30. Das programmierbare Element 2 umfaßt eine elektrische Fuse F, die einerseits mit einem Po­ tential V1 und andererseits mit einem Transistor T5 verbunden ist, über dessen Aktivierungssignal EN ein Brennvorgang ein­ geleitet wird. Das Potential V1 entspricht während des Pro­ grammierens beispielsweise einer Brennspannung VBURN. Ist die Fuse F in einer Ausführungsart im nicht programmierten Zu­ stand niederohmig, fließt von dem Anschluß für das Potential V1 zu dem Anschluß für das Potential V2, das beispielsweise einem Bezugspotential entspricht, ein hoher Strom, der die elektrische Fuse F zum Schmelzen bringt. Das flüchtige Spei­ cherelement 1 wird von einer Halteschaltung gebildet, die sich aus den Invertern 11 und 12 zusammensetzt. Der ausgangs­ seitige Anschluß der Fuse F und der Eingang der Halteschal­ tung sind über den Transistor T1 miteinander verbunden.
Die Zustände der Knoten K1 und K2 sind über die Transistoren T2 an den Ausgängen Q1 beziehungsweise Q2 entnehmbar. In Be­ zug auf eine Adressierung mit einer Adresse ADR aus Fig. 3 werden die Transistoren T2 über das Signal ak angesteuert, das einem ausgewählten Adreßbit entspricht. Im Beispiel aus Fig. 2 entspricht das Adreßbit ak einem der Adreßbits a3 oder a4.
An dem Anschluß Q1 ist über den Transistor T3 das weitere flüchtige Speicherelement 3 geschaltet, das ähnlich zu dem flüchtigen Speicherelement 1 von einer Halteschaltung gebil­ det ist, die einen Inverter 13 und einen dazu gegenparallel angeordneten Inverter 14 aufweist. Der Ausgang dieser Halte­ schaltung ist über einen Inverter 15 an die Vergleichsein­ richtung 30 geschaltet. Ein zweiter Anschluß der Vergleich­ seinrichtung ist an den Anschluß Q2 angeschlossen. Geeignete Ausführungen der Vergleichseinrichtung 30 sind beispielsweise XOR-Gatter oder XNOR-Gatter.
Im folgenden wird die Funktionsweise der in Fig. 4 darge­ stellten Schaltungsanordnung erläutert:
Das flüchtige Speicherelement 1 wird über den Transistor T4 mit einem Signal S beaufschlagt, so daß der Knoten K2 dessen Zustand einnimmt. Es erfolgt ein sogenannter Softset des Kno­ tens K2. Dieser Zustand wird anschließend in einem zweiten Schritt in dem programmierbaren Element 2 über eine geeignete Ansteuerung des Transistors T5 dauerhaft gespeichert. Nach Beendigung beispielsweise einer Redundanzanalyse wird die Schaltung von der Versorgungsspannung getrennt, woraufhin der Inhalt des flüchtigen Speicherelements 1 verloren geht, die elektrische Fuse F hingegen ihren Zustand nicht verändert. Anschließend wird zur Wiederherstellung des Speicherinhalts des flüchtigen Speicherelements 1, beispielsweise bei einer auf das Anlegen der Versorgungsspannung folgenden Initiali­ sierung der Schaltung, die in dem programmierbaren Element 2 gespeicherte Information über den Transistor T1 in das flüch­ tige Speicherelement übertragen.
In dem Fall, in dem die Fuse F unvollständig programmiert wurde, kann es vorkommen, daß die Halteschaltung des flüchti­ gen Speicherelements 1 beim Übertragen des Zustands am Knoten K1 diesen nicht richtig herausliest und demzufolge ein feh­ lerhafter Zustand gespeichert wird. Dies ist insbesondere dann kritisch, wenn das Referenzpotential am Knoten K2 in die Nähe der Schwellspannung der Inverter 11 und 12 gelangt. Ist der oben geschilderte zweite Schritt der Programmierung der Fuse F und die Abschaltung der Versorgungsspannung erfolgt, so existiert keinerlei Information mehr darüber, ob das nun in dem flüchtigen Speicherelement 1 gespeicherte Datum mit dem ursprünglichen Softset übereinstimmt, da dessen Informa­ tion verlorengegangen ist.
Es ist deshalb vorgesehen, vor dem Abschalten der Versor­ gungsspannung und vor dem Übertragen der in der Fuse F ge­ speicherten Information anhand der Zustände der Knoten K1 und K2 einen Vergleich vorzunehmen, der eine Aussage darüber zu­ läßt, ob die Fuse F des programmierbaren Elements 2 so ge­ setzt wurde, daß das flüchtige Speicherelement 1 die ur­ sprünglich im Softset gespeicherte Information wieder aus dem Zustand der Fuse F rekonstruieren kann. Dazu wird der Zustand des Knoten K1 über den Anschluß Q1 und den Transistor T3 dem weiteren flüchtigen Speicherelement 3 zugeführt, das vorteil­ hafterweise im wesentlichen gleich aufgebaut ist wie das flüchtige Speicherelement 1. Der Zustand am Knoten K2 und der am Ausgang des an dem weiteren flüchtigen Speicherelement 3 angeschlossenen Inverters 15 anliegende Zustand wird über die Vergleichseinrichtung 30 an deren Ausgang D ausgewertet.
Mit anderen Worten wird also überprüft, ob das Brennen der Fuse F erfolgreich war. Stellt sich dabei heraus, daß der Zu­ stand am Ausgang des Inverters 15 und der Zustand am Knoten K2 nicht übereinstimmen, so ist davon auszugehen, daß die über den Softset in dem flüchtigen Speicherelement 1 gespei­ cherte Information anhand des Zustandes des programmierbaren Elements 2 nicht fehlerfrei rekonstruiert werden kann. Über das weitere flüchtige Speicherelement 3 wird demzufolge der spätere Vorgang des Speicherns des Zustands des programmier­ baren Elements 2 in dem flüchtigen Speicherelement 1 nachge­ bildet. Während des Auslesens des Zustands am Knoten K2 über den Transistor T2 bleibt die in dem flüchtigen Speicherele­ ment 1 anhand des Softsets gespeicherte Information erhalten.

Claims (6)

1. Schaltungsanordnung mit Speichereinrichtungen (10), die jeweils ein programmierbares Element (2) und ein flüchtiges Speicherelement (1) umfassen, mit den Merkmalen:
  • - je Speichereinrichtung (10) ist ein Ausgang des program­ mierbaren Elements (2) über ein Schaltmittel (T1) mit einem Eingang des flüchtigen Speicherelements (1) verbunden,
  • - die jeweilige Speichereinrichtung (10) weist wenigstens ei­ nen Ausgang (Q1, Q2) auf zur Ausgabe des jeweiligen Zustandes des programmierbaren Elements (2) und des flüchtigen Spei­ cherelements (1),
  • - die Speichereinrichtungen (10) sind mit einer Auswahlschal­ tung (20) verbunden und über die Auswahlschaltung (20) ein­ zeln adressierbar zur Ausgabe der Zustände des programmierba­ ren Elements (2) und des flüchtigen Speicherelements (1) der jeweiligen Speichereinrichtung (10)
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß
  • - die Schaltungsanordnung ein weiteres flüchtiges Spei­ cherelement (3) aufweist, das mit dem Ausgang (Q1) zur Ausga­ be des Zustandes des programmierbaren Elements (2) einer der Speichereinrichtungen (10) verbunden ist zum Speichern des Zustands des programmierbaren Elements (2) in dem weiteren flüchtigen Speicherelement (3), und
  • - ein Ausgang des weiteren flüchtigen Speicherelements (3) und der Ausgang (Q2) zur Ausgabe des Zustandes des flüchtigen Speicherelements derselben Speichereinrichtung (10) an einer Vergleichseinrichtung (30) angeschlossen sind zum Vergleich der an den jeweiligen Ausgängen anliegenden Signale.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß das weitere flüchtige Speicherelement (3) und das flüchtige Speicherelement (1) der jeweiligen Speichereinrichtung (10), die an die Vergleich­ seinrichtung (30) angeschlossen ist, im wesentlichen gleich aufgebaut sind.
4. Schaltungsanordnung nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die programmierbaren Elemente (2) elektrisch programmierbare Fuses aufweisen.
5. Schaltungsanordnung nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die Speichereinrichtungen (10) zu adressierbaren Einheiten zusammengefaßt sind und derart an die Auswahlschaltung (20) angeschlossen sind, daß der Zugriff auf eine der Einheiten über einen ersten Teil (ADR1) von Adreßbits einer Adresse (ADR) und der Zugriff auf eine der Speichereinrichtungen (10) innerhalb der jeweiligen Einheit über einen zweiten Teil (ADR2) von Adreßbits der Adresse (ADR) steuerbar ist.
6. Schaltungsanordnung nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die Schaltungsanordnung Teil eines integrierten Halbleiter­ speichers ist
  • - mit Speicherzellen, die zu einzeln adressierbaren normalen Einheiten (WL) zusammengefaßt sind,
  • - mit Speicherzellen, die zu wenigstens einer adressierbaren redundanten Einheit (RWL) zum Ersetzen einer der normalen Einheiten (WL) zusammengefaßt sind,
  • - mit einer Speichereinheit (40), die mehrere der Spei­ chereinrichtungen (10) umfaßt, zum Speichern einer Adresse der durch die redundante Einheit (RWL) zu ersetzenden norma­ len Einheit (WL).
DE19921868A 1999-05-11 1999-05-11 Schaltungsanordnung zur Kontrolle von Zuständen einer Speichereinrichtung Expired - Fee Related DE19921868C2 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE19921868A DE19921868C2 (de) 1999-05-11 1999-05-11 Schaltungsanordnung zur Kontrolle von Zuständen einer Speichereinrichtung
US09/568,941 US6288939B1 (en) 1999-05-11 2000-05-11 Circuit configuration for monitoring states of a memory device
JP2000138714A JP2000339988A (ja) 1999-05-11 2000-05-11 記憶装置の状態を検査する回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19921868A DE19921868C2 (de) 1999-05-11 1999-05-11 Schaltungsanordnung zur Kontrolle von Zuständen einer Speichereinrichtung

Publications (2)

Publication Number Publication Date
DE19921868A1 true DE19921868A1 (de) 2000-11-23
DE19921868C2 DE19921868C2 (de) 2001-03-15

Family

ID=7907811

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19921868A Expired - Fee Related DE19921868C2 (de) 1999-05-11 1999-05-11 Schaltungsanordnung zur Kontrolle von Zuständen einer Speichereinrichtung

Country Status (3)

Country Link
US (1) US6288939B1 (de)
JP (1) JP2000339988A (de)
DE (1) DE19921868C2 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10063683A1 (de) * 2000-12-20 2002-03-14 Infineon Technologies Ag Schaltungsanordnung mit einer programmierbaren Verbindung
DE10063626A1 (de) * 2000-12-20 2002-07-18 Infineon Technologies Ag Verfahren zum Testen der Leistungsfähigkeit einer DRAM-Vorrichtung

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10233910B4 (de) * 2002-07-25 2004-07-15 Infineon Technologies Ag Schaltungsanordnung zum Auslesen einer programmierbaren Verbindung
DE102005020055A1 (de) * 2005-04-29 2006-11-09 Infineon Technologies Ag Speicherschaltungsmodul und Verfahren zum dauerhaften und sicheren Abspeichern eines Datenbits in einem elektrisch programmierbaren Fuse-Bauelement
DE102006019075B4 (de) * 2006-04-25 2008-01-31 Infineon Technologies Ag Integrierte Schaltung zur Speicherung eines Datums

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19639613A1 (de) * 1996-09-26 1997-08-14 Siemens Ag Integrierter Speicher und Paralleltest-Schaltungsanordnung
US5677917A (en) * 1996-04-29 1997-10-14 Motorola, Inc. Integrated circuit memory using fusible links in a scan chain
DE19725581A1 (de) * 1997-06-17 1999-01-07 Siemens Ag Anordnung mit Speicherzellen und Verfahren zur Funktionsüberprüfung von Speicherzellen

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313424A (en) 1992-03-17 1994-05-17 International Business Machines Corporation Module level electronic redundancy
US5682345A (en) * 1995-07-28 1997-10-28 Micron Quantum Devices, Inc. Non-volatile data storage unit method of controlling same
US5892712A (en) * 1996-05-01 1999-04-06 Nvx Corporation Semiconductor non-volatile latch device including embedded non-volatile elements
DE19725181A1 (de) * 1997-06-13 1999-02-25 Siemens Ag Ansteuerschaltung für nichtflüchtige Halbleiter-Speicheranordnung
US6163480A (en) * 1997-12-29 2000-12-19 Honeywell International Inc. Memory with high integrity memory cells
DE19843470B4 (de) 1998-09-22 2005-03-10 Infineon Technologies Ag Integrierter Speicher mit Selbstreparaturfunktion

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677917A (en) * 1996-04-29 1997-10-14 Motorola, Inc. Integrated circuit memory using fusible links in a scan chain
DE19639613A1 (de) * 1996-09-26 1997-08-14 Siemens Ag Integrierter Speicher und Paralleltest-Schaltungsanordnung
DE19725581A1 (de) * 1997-06-17 1999-01-07 Siemens Ag Anordnung mit Speicherzellen und Verfahren zur Funktionsüberprüfung von Speicherzellen

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10063683A1 (de) * 2000-12-20 2002-03-14 Infineon Technologies Ag Schaltungsanordnung mit einer programmierbaren Verbindung
DE10063626A1 (de) * 2000-12-20 2002-07-18 Infineon Technologies Ag Verfahren zum Testen der Leistungsfähigkeit einer DRAM-Vorrichtung
DE10063626B4 (de) * 2000-12-20 2008-12-24 Qimonda Ag Verfahren zum Testen der Leistungsfähigkeit einer DRAM-Vorrichtung

Also Published As

Publication number Publication date
DE19921868C2 (de) 2001-03-15
JP2000339988A (ja) 2000-12-08
US6288939B1 (en) 2001-09-11

Similar Documents

Publication Publication Date Title
DE69500010T2 (de) Source programmierter nichtflüchtiger Flip-Flop für Speicherredundanzschaltung
DE4241327C2 (de) Halbleiterspeichervorrichtung
DE3882898T2 (de) Nichtflüchtiger Halbleiterspeicher mit Belastungsprüfschaltung.
DE69500065T2 (de) Nichtflüchtiger programmierbarer Flip-Flop mit vordefiniertem Anfangszustand für Speicherredundanzschaltung
DE60110297T2 (de) Speichervorrichtung mit elektrisch programmierbaren Sicherungen
DE3886668T2 (de) Löschbares programmierbares Festwertspeichergerät.
DE69626792T2 (de) Elektrische löschbare und programmierbare nichtflüchtige Speicheranordnung mit prüfbaren Redundanzschaltungen
EP1124232B1 (de) Integrierter Halbleiterspeicher mit redundanter Einheit von Speicherzellen
DE69412230T2 (de) Verfahren zur Programmierung von Redundanzregistern in einer Spaltenredundanzschaltung für einen Halbleiterspeicherbaustein
DE102004020875B4 (de) Verfahren und Vorrichtung zum Maskieren bekannter Ausfälle während Speichertestauslesungen
DE69129492T2 (de) Halbleiterspeicher
DE69718896T2 (de) Halbleiterspeicheranordnung mit Redundanz
DE4213574C2 (de) Halbleiterspeichereinrichtung und Betriebsverfahren dafür
DE3588121T2 (de) Halbleiterintegrierte Schaltung mit einer Ersatzredundanzschaltung
DE102005001520A1 (de) Integrierte Speicherschaltung und Verfahren zum Reparieren eines Einzel-Bit-Fehlers
DE69321245T2 (de) Integrierte Programmierschaltung für eine elektrisch programmierbare Halbleiterspeicheranordnung mit Redundanz
DE19930169A1 (de) Testeinrichtung zum Prüfen eines Speichers
DE69100796T2 (de) Integrierte Speicherschaltung mit Redundanz und verbesserter Adressierung in Testbetriebsart.
DE19921868C2 (de) Schaltungsanordnung zur Kontrolle von Zuständen einer Speichereinrichtung
DE19843470A1 (de) Integrierter Speicher mit Selbstreparaturfunktion
DE10229164B4 (de) Speicherbaustein mit einem Datengenerator und einer Testlogik und Verfahren zum Testen von Speicherzellen eines Speicherbausteins
DE102004010838B4 (de) Verfahren zum Bereitstellen von Adressinformation über ausgefallene Feldelemente und das Verfahren verwendende Schaltung
EP1254461B1 (de) Testbarer festwertspeicher für datenspeicher-redundanzlogik
DE19947041A1 (de) Integrierter dynamischer Halbleiterspeicher mit redundanten Einheiten von Speicherzellen und Verfahren zur Selbstreparatur
DE19924153B4 (de) Schaltungsanordnung zur Reparatur eines Halbleiterspeichers

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8339 Ceased/non-payment of the annual fee