WO2001071725A1 - Verfahren und vorrichtung zum verarbeiten von fehleradressen - Google Patents

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WO2001071725A1
WO2001071725A1 PCT/EP2001/002705 EP0102705W WO0171725A1 WO 2001071725 A1 WO2001071725 A1 WO 2001071725A1 EP 0102705 W EP0102705 W EP 0102705W WO 0171725 A1 WO0171725 A1 WO 0171725A1
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memory
error
row
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PCT/EP2001/002705
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English (en)
French (fr)
Inventor
Wilfried Daehn
Original Assignee
Infineon Technologies Ag
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Publication date
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Priority to US10/034,920 priority patent/US20020066057A1/en

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair

Definitions

  • the invention relates to a method and a device for processing error addresses, such as are used, for example, when testing a semiconductor memory.
  • each semiconductor component is checked by a test device to determine whether the manufacture has been carried out correctly and whether the semiconductor component is functioning correctly. For this purpose, for example in the case of a semiconductor memory, each memory cell is checked for correct functioning.
  • the test device proceeds with a matrix memory either column by column or row by column, so that all rows are checked for one column and then the next column is selected, for which all rows are checked again, or all columns are checked for one row and then check all columns for the next row.
  • a defective memory cell If a defective memory cell is recognized, its address is stored in an error memory. Since there is a large number of memory cells, in particular in the case of a matrix memory, a relatively large memory field must be kept available for a corresponding storage of the error addresses. Since this memory field is usually stored on the semiconductor module, part of the memory capacity of the semiconductor module is required for error storage.
  • the object of the invention is to provide a method and a device by means of which the number of error addresses determined during an error check of a semiconductor component is reduced.
  • the object of the invention is solved by the features of claims 1 and 5.
  • the advantage of the invention resides in saving storage space and also providing a simple method and a simply constructed device for reducing the error addresses to be stored.
  • FIG. 1 shows a test arrangement for determining and storing error addresses
  • FIG. 2 shows the structure of a comparison device
  • FIG. 3 shows the circuit arrangement of an evaluation unit
  • FIG. 4 shows the logical evaluation table of the evaluation unit
  • FIG. 5 shows an error arrangement in a semiconductor memory.
  • the test device 1 shows a test device 1 which is connected to a semiconductor component 3 via a data input and output 31 with data lines 2. Data are exchanged with the semiconductor component 3 via the data lines 2.
  • the test device 1 is connected to a program memory 92 in which test programs for checking the semiconductor component 3 are stored.
  • the test device 1 uses the test programs to check the functioning of the semiconductor component 3.
  • the semiconductor component 3 has an error memory 4, in which error addresses can be written.
  • the test device 1 is connected via a third output 23 to a first input 10, via a fourth output 24 to a second input 11, and with a tenth output 30 to an eleventh input 20 of an evaluation unit 7.
  • test device 1 has a fifth output 25, an eighth output 28 and a ninth output 29 connected to a fourteenth input 36, a seventeenth input 39 and an eighteenth input 40 of a comparison device 6.
  • the fifth output 25 of the test device 1 is also connected to a twenty-third input 53 of the storage unit 8.
  • the test device 1 is connected to a sixth output 26 and a seventh output 27 to a thirteenth input 33 and a twelfth input 32 of a preprocessing unit 5.
  • the preprocessing unit 5 has an eleventh and a twelfth output 34, 35, which are connected to a twenty-first and a twenty-second input 51, 52 of a storage unit 8.
  • the preprocessing unit 5 has a twenty-second and a twenty-third output 83, 84, which are connected to a fifteenth and a sixteenth input 37, 38 of the comparison device 6.
  • the comparison device 6 has a thirteenth, fourteenth, fifteenth, sixteenth, seventeenth, eighteenth, nineteenth and twentieth output 42, 43, 44, 45, 46, 47, 48, 49, with a third, fourth, fifth, sixth , seventh, eighth, ninth and tenth inputs 12, 13, 14, 15, 16, 17, 18, 19, of the evaluation unit 7 are connected.
  • the evaluation unit 7 has a first output 21, which is connected to a nineteenth input 41 of the comparison device 6. Furthermore, the evaluation unit 7 has a second output 22, which is connected to a twentieth input 50 of the storage unit 8.
  • the storage unit 8 has a twenty-first output 54, which is connected either to a first write input 55 of an external error memory 9 or to a second write input 56 of the error memory 4.
  • Test methods are stored in the program memory 92, with which the test device 1 checks the correct mode of operation of the semiconductor component 3.
  • the semiconductor component 3 is, for example, a matrix-shaped semiconductor memory, the memory elements of which are checked by the test device 1.
  • a matrix-shaped semiconductor memory has a plurality of memory banks, each of which is constructed in the form of a matrix, the individual memory elements being addressable with row addresses and with column addresses via row lines and column lines.
  • the test device 1 uses two different procedures. In a first procedure, the test device 1 selects a row line of the semiconductor memory and checks all for this row line with the
  • the data ROW is set to 1 and passed on to the first input 10 of the evaluation unit 7 via the third output 23. Furthermore, the data COL is set to 0 and is sent to the second via the fourth output 24
  • Input 11 of the evaluation unit 7 passed on.
  • the date COL with the value 0 indicates that the storage elements are not checked in columns.
  • the Row date with the value 1 indicates that the storage elements are checked in rows.
  • the test device 1 also outputs the bank address BA selected for the test via the fifth output 25, on the one hand via the fourteenth input 36 to the comparison device 6 and via the twenty-third input 53 to the storage unit 8.
  • the bank address indicates which memory bank is being checked .
  • the test device 1 for the memory element to be checked gives both the row address RA and the column address SA via the sixth and seventh outputs 26, 27 to the thirteenth and twelfth inputs 33, 32 of the preprocessing unit 5. Furthermore, the test device 1 outputs via the eighth output
  • the valid bit is always set to 1.
  • the test device 1 also outputs via the ninth output
  • the reset signal is normally 0 and is set to 1 once at the start of a module test in order to delete all information in the processing unit 6 at the start of the test.
  • test device 1 If the test device 1 detects a faulty memory element, the test device 1 sets an error bit FB to the value 1 and transmits this via the tenth output 30 to the eleventh input 20 of the evaluation unit 7.
  • the preprocessing unit 5 checks the row address RA and the column address SA with predetermined row blocks and column blocks. In this way, the row block and the column block in which the row address RA or column address SA supplied is located.
  • the row blocks and the column blocks represent a number of row lines or column lines arranged next to one another on the semiconductor memory, which are completely repaired when the semiconductor memory is repaired. For example, 10 rows or columns are always combined to form a row block or column block.
  • Memory fields consist of orthogonal rows and columns of memory cells. In the event of a defect, the repair is carried out by replacing a block of several rows one above the other or several columns next to one another.
  • Row blocks of size 1 are rows.
  • Size 1 column blocks are columns. The size of the blocks is determined when the memory is designed and determines the options for repairing a defective memory field. The memory will be replaceable in a few large ones
  • the address of the row or column block can, for example, if the number of rows or columns that are combined to form a row or column block is a power of 2, in the simplest case only consist of the more significant bits of the row or column address , while the low-order address bits determine the position of the row or column in the row or address block.
  • the preprocessing unit 5 via the eleventh and twelfth outputs 34, 35, transfers the memory block and / or the column block to the twenty-first and twenty-second inputs 51, 52 of the memory unit 8, which contains the column or row address that the memory element recognized as defective features.
  • the structure of the comparison device 6 is shown in detail in FIG. 2.
  • the comparison device 6 has a first value memory 57, a first bank memory field 58, a first row memory field 59 and a first column memory field 60. Furthermore, a first address comparison device 61, a second address comparison device 62 and a third address comparison device 63 are provided.
  • the first address comparison device 61 is connected to an input and to an output of the first bank memory field 58.
  • the second address comparison device 62 is connected to an input and an output of the first row memory field 59.
  • the third address comparator 63 is connected to an input and an output of the first column memory field 60.
  • the first, second and third address comparison devices 61, 62, 63 compare the address newly written into the first bank memory field or first row memory field or first column memory field with the address output from the first bank memory field or first row memory field or first column memory field and determine separately for bank, row and column the value 1 if the two corresponding addresses match and the value 0 if the corresponding two addresses are different.
  • the address output via the output from the first bank memory field 58, the first row memory field 59 and the first column memory field 60 identifies the address of a faulty memory element that was last determined by the test device 1.
  • the first, second and third address comparison device 61, 62, 63 pass on the determined values to the evaluation unit 7 via the fifteenth, seventeenth and nineteenth outputs 44, 46, 48.
  • the first value memory 57 in which the first valid bit VBL is stored, indicates by a value 1 that the comparison of the new bank row and column address with a valid error address in the first bank, in the first Row and in the first column memory field 58, 59, 60 took place. If the value of the first value memory VBL is 0, then no valid address is stored in the first bank, in the first row and in the first column memory fields 58, 59 and 60. This is the case, for example, immediately at the beginning of the module test after all information has been deleted in the processing device 6.
  • the comparison device 6 also has a second value memory 64, a second bank memory field 65, a second row memory field 66 and a third column memory field 67.
  • the first value memory 57 is with the second value memory 64, the first bank memory field 58 with the second bank memory field 65, and the first row memory field 59 with the second row memory field 66 and the first column memory field 60 with the second column memory field 67.
  • a fourth, fifth and sixth address comparison device 68, 69, 70 is also provided.
  • the fourth address comparison device 68 is the fifth with the input and with the output of the second bank memory field 65
  • Address comparison device 69 is connected to the input and the output of the second row memory field 66 and the sixth address comparison device 70 is connected to the input and output of the second column memory field 67.
  • the fourth, fifth and sixth address comparator 68, 69, 70 operate in accordance with the first, second and third address comparator 61, 62, 63.
  • the output signal of the fourth address comparator 68 is a first AND comparator 71, the The output signal of the fifth address comparator 69 is fed to a second AND comparator 72 and the output signal of the sixth address comparator 70 is fed to a third AND comparator 73.
  • a number k of value stores a number k of bank memory fields, a number k of row memory fields and a number k of column memory fields are provided. ) ) t to 1 I- 1
  • the address comparison devices of the memory rows are also routed to the first or second or third AND comparison device 71, 72, 73.
  • the AND comparison devices 71, 72, 73 function in such a way that a 1 is output as the output signal if all inputs have the value 1, otherwise the value 0 is output as the output signal.
  • the output signal BEr of the first AND comparator 71 which is referred to as a bank evaluation signal, is sent via the sixteenth output 45 to the sixth input 15, the output signal RER of the second AND comparator 72, which is referred to as a row evaluation signal, is sent via the eighteenth output 47 to the eighth input 17 and the output signal CEr of the third AND comparison device, which is referred to as the column evaluation signal, is output via the twentieth output 49 to the tenth input 19 of the evaluation unit 7.
  • the output of the first value memory 57 is connected to the third input 12 of the evaluation unit 7 via the thirteenth output 42. In this way, the value of the first valid bit VBL is passed on to the evaluation unit 7.
  • the eighteenth input 40 via which the reset signal is supplied, and the nineteenth input 41, via which the load signal is supplied, is provided with each value memory 57, 64, 76, with each bank memory field 58, 65, 77, with each row memory field 59, 66, 78 and each column memory array 60, 67, 69.
  • each value memory 57, 64, 76 with each bank memory field 58, 65, 77, with each row memory field 59, 66, 78 and each column memory array 60, 67, 69.
  • the load signal can be used to transmit the value in the nth value memory, in the nth bank memory field, in the nth row memory field and in the nth column memory field of the nth Memory row in the (n + l) th value memory, in the (n + l) th bank memory field in the (n + l) th row memory field or the (n + l) th column memory field of the (n + l) th memory row.
  • the charging signal is sent from the evaluation unit 7 via the first output 21 to the nineteenth input 41 of the comparison device 6. If the load signal has the value 1, the new address is written into the first bank memory field, the first row memory field and the first column memory field. Furthermore, the first value memory 57 is assigned the value 1.
  • the load signal has the value 1
  • the new address is written into the first bank memory field, the first row memory field and the first column memory field.
  • the first value memory 57 is assigned the value 1.
  • the first value memory 57 is assigned the value 1.
  • the two to kth value memories 64, 76 are connected to a fourth AND comparison device 75.
  • the fourth AND comparison device 75 functions in accordance with the first AND comparison device 71.
  • the fourth AND comparison device 75 outputs a 1 as the output signal via the fourteenth output 43 if all two to kth value memories 64, 76 have the value 1, otherwise the fourth AND comparator 75 outputs the value 0.
  • the output of the fourth AND comparison device 75 is connected to the fourth input 13 of the evaluation unit 7.
  • the value memories 64, 76 have the value 1 if the row memory field and the column memory field each have an address stored in the memory row for the bank memory field.
  • Fig. 2 works as follows: The content of all value memories is set to "0" at the beginning of the test to indicate that the associated memories of bank addresses, column block addresses and row block addresses do not yet contain any valid data. As soon as an error address exists bank address, column block address and row block address is added to the address memory, is stored in the corresponding value LO * ⁇ J
  • the third address comparison device 63 outputs a 1, otherwise a 0 to the evaluation unit 7 as a column value CE1.
  • the address previously stored in the first value memory 57, in the first bank memory field 58, in the first row memory field 59 and in the first column memory field 60 is respectively applied to the input of the second value memory 64, the second bank memory field 65, the second row memory field 66 and the second column memory field 67 ,
  • the fourth, fifth and sixth address comparators 68, 69, 70 evaluate the second bank memory field, the second
  • the data in the kth value memory 76, in the kth bank memory field 77, in the kth row memory field 78 and in the kth column memory field 79 are evaluated by the seventh, eighth and ninth address comparison devices 80, 81 and 82 and the results the seventh, eighth and ninth address comparator to the first, second and third AND comparator 71, 72, 73 passed.
  • the two to k value memories 64, 76 are evaluated via the fourth AND comparison device 75 and the result is passed on to the evaluation unit 7 as a value bit signal VBR.
  • the output signal of the first AND comparison device is called the bank evaluation signal BER
  • the output signal of the second AND comparison device is called the row evaluation signal RER
  • the output signal of the third AND comparison device 73 is called the column evaluation signal CER.
  • FIG. 3 shows the structure of the evaluation unit 7, which has a first and a second OR gate 85, 88. Furthermore, the evaluation unit 7 has a first, a second, a third and a fourth AND gate 86, 87, 89, 91. In addition, a first and a second inverter 90, 93 are provided.
  • the eleventh input 20, which carries the signal for the error bit FB, is connected directly to the second OR gate 88.
  • the third input 12, which carries the signal for the first valid bit VBL, is connected to the first AND gate 86, the second AND gate 87, the third AND gate 89 and the fourth AND gate 91.
  • the fifth input 14, which carries the signal for the bank value BEI, is connected to the first, second, third and fourth AND gates 86, 87, 89, 91.
  • the seventh input 16, which carries the signal for the row value RE1, is connected to the third AND gate 89.
  • the ninth input 18, which carries the signal for the column value CE1, is connected to the second AND gate 87.
  • the fourth input 13, which carries the value bit signal VBR, is connected to the first, second and third AND gates 86, 87, 89.
  • the sixth input 15, which carries the bank evaluation signal BEr, is connected to the first, second and third AND gates 86, 87, 89.
  • the eighth input 17, which carries the row evaluation signal REr, is connected via a second inverter 93 to the first OR gate 85 and to the fourth AND gate 91.
  • the tenth input 19, which carries the column evaluation signal CEr, is connected to the first, second and fourth AND gates 86, 87, 91.
  • the first input 10, which carries the row information ROW, is to the first OR gate, via a second inverter 93 to the first AND gate 86 and via one second inverter 93 connected to the second AND gate 87.
  • the second input 11, which carries the column information Col, is connected via a second inverter 93 to the first OR gate 85 and to the first and second AND gates 86, 87.
  • the output signal of the first OR gate 85 is connected to the first AND gate 86 via a second inverter 93 and to the third AND gate 89 via a further second inverter 93.
  • the outputs of the first, second, third and fourth AND gates 86, 87, 89, 91 are each led to inputs of the second OR gate 88.
  • the output signal of the second OR gate 88 is fed to the input of the first inverter 90.
  • the output signal of the first inverter 90 is connected to the first and second outputs 21, 22.
  • the signal of the first output 21 is called a fail bit and the signal of the second output 22 is called a load.
  • the logical switching function of the evaluation unit 7, which is shown in FIG. 3, corresponds to the following logical function:
  • the switching function using the auxiliary signals nOa and nOb is:
  • FIG. 4 shows a function table of the circuit arrangement of FIG. 3.
  • values for the signals are only entered as far as these values for the assessment of ) L to t h- 1 *
  • the bank value BEI has the value 0
  • the error address previously stored in the first address field is pushed further into the second address field, the second address field comprising the second bank memory field 65, the second row memory field 66 and the second column memory field 67.
  • the storage unit 8 stores the address newly supplied by the test device 1 upon receipt of a fail bit signal from the evaluation unit 7 with the value 1 as an error address in the external error memory 9.
  • error memory 9 After checking the semiconductor module, error memory 9 has all the addresses of defective memory cells.
  • the new address supplied by the test device 1 to the comparison device 6 represents an error address.
  • the error address is in the same memory bank as the error address which was previously written into the first address field (BEI-1).
  • the error address previously stored in the first address field is transferred to the second address field, which includes the second bank memory field 65, the second row memory field 66 and the second column memory field 67.
  • the error address stored in the kth address field is transferred to the k + 1 address field.
  • the error address previously stored in the first address field is transferred to the second address field and the error address previously stored in the second address field is transferred to the third address field.
  • a corresponding procedure is followed with all error addresses that are stored in one of the address fields of the comparison device 6.
  • the memory addresses previously stored in the address fields are shifted by one address field.
  • the new error address is thus written into the first address field of the comparison device 6.
  • the new error address is forwarded to the storage unit 8 as the address to be stored.
  • the newly added address is again an error address.
  • the new address is an error address.
  • the new address is again an error address.
  • the address fed from the test device 1 to the comparison device 6 is again an error address (FB-1).
  • the new address is an error address and the row block address of the error address does not match the row block address of the error address that is stored in the first address field of the comparison device 6.
  • Row block or column block exchange can be repaired.
  • the newly supplied address is again an error address.
  • the new address is again an error address.
  • the row block address of the new error address does not match the row block addresses of the remaining error addresses stored in the 2 to k-th address fields.
  • Failbit 0). If k error addresses of a row block have already been found, the column can no longer be repaired with replacement column blocks if only (k-1) replacement column blocks are provided. Thus the storage of the (k-t-l) th error address is without further useful information. The result is already fixed with the kth error address. A replacement row block must be used for the repair.
  • Failbit 0). If k error addresses of a row block have already been found, the column can no longer be repaired with replacement column blocks if only (k-1) replacement column blocks are provided. The storage of the (k + l) th error address is therefore without further useful information. The result is already fixed with the kth error address. A replacement row block must be used for the repair.
  • the new error address is therefore not reported to the storage unit 8 and is also not stored in the first address field of the comparison device 6. This ensures that several defects in the same area of the memory matrix defined by the crossing of a row and column block are detected several times in succession.
  • the address that was passed on from the test device 1 as a new address to the comparison device 6 was designated with a new error address.
  • the addresses can be processed with respect to the column address and row address with the complete address, or if the preprocessing unit 5 is used, the row block address and / or the column block address of the defective memory cell can also be used.
  • the row block address and / or the column block address By using the row block address and / or the column block address, a further reduction in the data to be stored and further processed is possible.
  • the reduction to the row block address and / or the column block address can be carried out without loss of information, since when a defective memory cell is repaired, a large number of memory cells in the form of a row block or a column block are repaired.
  • the storage unit 8 stores each new, reported address in the external error memory 9.
  • FIG. 5 shows a memory field with 8 ⁇ 8 memory cells, 2 rows and 2 columns forming a row block and a column block, respectively.
  • redundant columns 1 and 2 are provided in the memory block.
  • redundant rows 1 and 2 are provided in the memory block.
  • a redundant column block and a redundant row block are provided for repairing defective cells.
  • a defective memory cell is arranged in column 5 in row 1 and row 2.
  • a defective memory cell is arranged in column 8 in row 1 and row 3.
  • 5 shows a memory bank of a memory chip.
  • the error address is not adopted as the new error address (state 25 of the function table of FIG. 4).
  • the defective memory cells in column 5, rows 1 and 2, which have identical row block and column block addresses, are therefore not included multiple times in the address fields of the comparison device 6 and are therefore not counted twice.
  • the check of the memory bank shown in FIG. 5 thus results in the result that the defective memory cells can be repaired with a spare row block and with a spare column block.
  • the number k of the address fields of the comparison device 6 is limited to the number 2.
  • the evaluation unit 7 outputs an error bit (fail bit) to the storage unit 8 or the comparison device 6 and a load signal to the storage unit 8, if
  • test device reports an error bit FB and so far no data have been stored in the memory arrangement of the comparison device 6.
  • the entire column must be replaced.
  • the information that the column must be replaced is stored in such a way that k error addresses are stored for a column.
  • the number of repair blocks is k-1.
  • An advantage of the invention is that a memory arrangement with memory rows is provided, the memory rows being connected in series.
  • a row of memories contains all addresses of an address field.
  • a memory field is provided for a bank address, a row address and a column address.
  • an address comparison device is provided for each bank memory field, row memory field and column memory field. In addition, it is checked whether a predetermined number k of row or column addresses for the same bank address has not already been found as an error address. If this is the case, no error bit is output.
  • the address comparison devices of the two to kth memory rows for the bank address, row address and column address are each connected to an AND comparison device. This makes it easy to determine whether the number of k-1 error addresses per row or per column has already been saved.
  • the amount of data in the error addresses is preferably reduced in such a way that
  • the defective memory element is repaired by a replacement column block or a replacement row block.
  • Addresses of k faulty row blocks or column blocks are stored in order to be able to decide whether the repair has to be carried out using a replacement row block or a replacement column block.
  • the error addresses can be checked with just one address.
  • the column address is sufficient for a column-by-column check of the semiconductor memory and the row address is sufficient for a row-by-column check.
  • the number of k series of memories can vary depending on the application can be chosen individually. Instead of the arrangement described in the exemplary embodiment, a different division of the functions between the individual components can also be selected. In addition, it can also be implemented with the aid of programs with which the functions of the blocks shown are implemented.
  • a semiconductor memory was described as a component in the exemplary embodiment described, but the invention can be applied to all types of memory components in which a reduction in the stored error addresses is desired.

Abstract

Die Erfindung beschreibt ein Verfahren und eine Vorrichtung zum Verarbeiten von Fehleradressen, bei denen die Anzahl der Fehleradressen in dem Maße reduziert wird, wie sie für eine spätere Auswertung der Fehlersituation notwendig ist. Vorzugsweise werden Fehleradressen dann nicht abgespeichert, wenn mehr als eine vorgegebene Anzahl von Fehlern für eine Spalte bei einer spaltenweisen Überprüfung eines matrixförmigen Speichers oder pro Reihe bei einer reihenweisen Überprüfung eines matrixförmigen Speichers bekannt werden. Verfahren und Vorrichtung werden beim Testen von einem Halbleiterspeicher eingesetzt.

Description

Beschreibung
Verfahren und Vorrichtung zum Verarbeiten von Fehleradressen
Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Verarbeiten von Fehleradressen, wie sie beispielsweise beim Testen von einem Halbleiterspeicher eingesetzt werden.
Jeder Halbleiterbaustein wird nach der Herstellung von einer Testeinrichtung dahingehend überprüft, ob die Herstellung korrekt erfolgt ist und der Halbleiterbaustein eine korrekte Funktionsweise aufweist. Dazu wird beispielsweise bei einem Halbleiterspeicher jede Speicherzelle auf eine korrekte Funktionsweise überprüft. Bei diesem Verfahren geht die Test- einrichtung bei einem Matrixspeicher entweder spaltenweise oder zeilenweise vor, so dass für eine Spalte alle Reihen überprüft werden und anschließend die nächste Spalte gewählt wird, für die wiederum alle Reihen geprüft werden, oder für eine Reihe alle Spalten überprüft werden und anschließend für die nächste Reihe alle Spalten überprüft werden.
Wird eine defekte Speicherzelle erkannt, so wird deren Adresse in einem Fehlerspeicher abgelegt. Da insbesondere bei einem Matrixspeicher eine große Vielzahl von Speicherzellen vorhanden ist, muss für eine entsprechende Abspeicherung der Fehleradressen ein relativ großes Speicherfeld bereitgehalten werden. Da dieses Speicherfeld üblicherweise auf dem Halbleiterbaustein abgelegt ist, wird dadurch ein Teil der Speicherkapazität des Halbleiterbausteins für die Fehlerab- speicherung benötigt.
Die Aufgabe der Erfindung besteht darin, ein Verfahren und eine Vorrichtung bereitzustellen, mit denen die Anzahl der bei einer Fehlerüberprüfung eines Halbleiterbauelements er- mittelten Fehleradressen reduziert wird. Die Aufgabe der Erfindung wird durch die Merkmale der Patentansprüche 1 und 5 gelöst.
Der Vorteil der Erfindung beruht darin, Speicherplatz einzu- sparen und zudem ein einfaches Verfahren und eine einfach aufgebaute Vorrichtung zur Reduzierung der abzuspeichernden Fehleradressen bereitzustellen.
Weitere vorteilhafte Ausbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Die Erfindung wird im Folgenden anhand der Figuren 1 bis 4 näher erläutert. Es zeigen:
Fig. 1 eine Testanordnung zum Ermitteln und Abspeichern von Fehleradressen, Fig. 2 den Aufbau einer Vergleichseinrichtung, Fig. 3 die Schaltungsanordnung einer Auswerteeinheit, und Fig. 4 die logische Auswertetabelle der Auswerteeinheit und Fig. 5 eine Fehleranordnung in einem Halbleiterspeicher.
Fig. 1 zeigt eine Testeinrichtung 1, die über einen Datenein- und -ausgang 31 mit Datenleitungen 2 an ein Halbleiterbauelement 3 angeschlossen ist. Über die Datenleitungen 2 werden Daten mit dem Halbleiterbauelement 3 ausgetauscht. Die Testeinrichtung 1 steht mit einem Programmspeicher 92 in Verbindung, in dem Testprogramme zur Überprüfung des Halbleiterbausteins 3 abgelegt sind. Die Testeinrichtung 1 überprüft mit Hilfe der Testprogramme die Funktionsweise des Halbleiterbau- elementes 3. Das Halbleiterbauelement 3 weist einen Fehlerspeicher 4 auf, in den Fehleradressen einschreibbar sind. Die Testeinrichtung 1 ist über einen dritten Ausgang 23 mit einem ersten Eingang 10, über einen vierten Ausgang 24 mit einem zweiten Eingang 11, und mit einem zehnten Ausgang 30 mit einem elften Eingang 20 einer Auswerteeinheit 7 verbunden. Weiterhin ist die Testeinrichtung 1 über einen fünften Ausgang 25, einem achten Ausgang 28 und einem neunten Ausgang 29 mit einem vierzehnten Eingang 36, einem siebzehnten Eingang 39 und einem achtzehnten Eingang 40 einer Vergleichseinrichtung 6 verbunden. Der fünfte Ausgang 25 der Testeinrichtung 1 ist zudem an einen dreiundzwanzigsten Eingang 53 der Abspei- chereinheit 8 angeschlossen. Weiterhin steht die Testeinrichtung 1 mit einem sechsten Ausgang 26 und einem siebten Ausgang 27 mit einem dreizehnten Eingang 33 und einem zwölften Eingang 32 einer Vorverarbeitungseinheit 5 in Verbindung.
Die Vorverarbeitungseinheit 5 weist einen elften und einen zwölften Ausgang 34, 35 auf, die mit einem einundzwanzigsten und einem zweiundzwanzigsten Eingang 51, 52 einer Abspeichereinheit 8 verbunden sind. Zudem weist die Vorverarbeitungseinheit 5 einen zweiundzwanzigsten und einen dreiundzwan- zigsten Ausgang 83, 84 auf, die mit einem fünfzehnten und einem sechzehnten Eingang 37, 38 der Vergleichseinrichtung 6 verbunden sind.
Die Vergleichseinrichtung 6 weist einen dreizehnten, vier- zehnten, fünfzehnten, sechzehnten, siebzehnten, achtzehnten, neunzehnten und zwanzigsten Ausgang 42, 43, 44, 45, 46, 47, 48, 49 auf, die mit einem dritten, vierten, fünften, sechsten, siebten, achten, neunten und zehnten Eingang 12, 13, 14, 15, 16, 17, 18, 19, der Auswerteeinheit 7 verbunden sind.
Die Auswerteeinheit 7 weist einen ersten Ausgang 21 auf, der mit einem neunzehnten Eingang 41 der Vergleichseinrichtung 6 verbunden ist. Weiterhin weist die Auswerteeinheit 7 einen zweiten Ausgang 22 auf, der mit einem zwanzigsten Eingang 50 der Abspeichereinheit 8 verbunden ist. Die Abspeichereinheit 8 weist einen einundzwanzigsten Ausgang 54 auf, der entweder mit einem ersten Schreibeingang 55 eines externen Fehlerspeichers 9 oder mit einem zweiten Schreibeingang 56 des Fehlerspeichers 4 verbunden ist. Die Funktionsweise der Testanordnung der Fig. 1 wird im Folgenden näher erläutert: Im Programmspeicher 92 sind Testverfahren abgelegt, mit denen die Testeinrichtung 1 die korrekte Funktionsweise des Halbleiterbauelements 3 überprüft. Das Halbleiterbauelement 3 ist beispielsweise ein matrix- förmiger Halbleiterspeicher, dessen Speicherelemente von der Testeinrichtung 1 überprüft werden. Ein matrixförmiger Halbleiterspeicher weist mehrere Speicherbänke auf, die jeweils in Form einer Matrix aufgebaut sind, wobei die einzelnen Speicherelemente mit Reihenadressen und mit Spaltenadressen über Reihenleitungen und Spaltenleitungen adressierbar sind. Die Testeinrichtung 1 verwendet dazu zwei unterschiedliche Vorgehensweisen. In einer ersten Vorgehensweise wählt die Testeinrichtung 1 eine Reihenleitung des Halbleiterspeichers aus und überprüft für diese Reihenleitung alle mit der
Reihenleitung verbundenen Spaltenleitungen. Bei dieser Vorgehensweise wird das Datum ROW auf 1 gesetzt und über den dritten Ausgang 23 an den ersten Eingang 10 der Auswerte- einheit 7 weitergegeben. Weiterhin ist das Datum COL auf 0 gesetzt und wird über den vierten Ausgang 24 an den zweiten
Eingang 11 der Auswerteeinheit 7 weitergegeben. Das Datum COL mit Wert 0 gibt an, dass die Speicherelemente nicht spaltenweise überprüft werden. Das Datum Row mit dem Wert 1 gibt an, dass die Speicherelemente reihenweise überprüft werden.
Die Testeinrichtung 1 gibt weiterhin über den fünften Ausgang 25 die für den Test gewählte Bankadresse BA zum einen über den vierzehnten Eingang 36 an die Vergleichseinrichtung 6 und über den dreiundzwanzigsten Eingang 53 an die Abspeicher- einheit 8. Die Bankadresse gibt an, welche Speicherbank überprüft wird. Weiterhin gibt die Testeinrichtung 1 für das gerade zu überprüfende Speicherelement sowohl die Reihenadresse RA als auch die Spaltenadresse SA über den sechsten und siebten Ausgang 26, 27 an den dreizehnten und zwölften Eingang 33, 32 der Vorverarbeitungseinheit 5. Weiterhin gibt die Testeinrichtung 1 über den achten Ausgang
28 ein Validbit an den siebzehnten Eingang 39 der Vergleichseinrichtung 6. Das Validbit ist stets auf 1 gesetzt.
Weiterhin gibt die Testeinrichtung 1 über den neunten Ausgang
29 ein Resetsignal an den achtzehnten Eingang 40 der Vergleichseinrichtung 6. Das Resetsignal ist normalerweise 0 und wird zu Beginn eines Bausteintests einmal auf 1 gesetzt, um alle Informationen in der Verarbeitungseinheit 6 zu Beginn des Tests zu löschen.
Erkennt die Testeinrichtung 1 ein fehlerhaftes Speicherelement, so setzt die Testeinrichtung 1 ein Fehlerbit FB auf den Wert 1 und gibt dieses über den zehnten Ausgang 30 an den elften Eingang 20 der Auswerteeinheit 7.
Die Vorverarbeitungseinheit 5 überprüft die Reihenadresse RA und die Spaltenadresse SA mit vorgegebenen Reihenblöcken und Spaltenblöcken. Auf diese Weise wird der Reihenblock und der Spaltenblock ermittelt, in dem die zugeführte Reihenadresse RA oder Spaltenadresse SA liegt. Die Reihenblöcke und die Spaltenblöcke stellen eine auf dem Halbleiterspeicher nebeneinander angeordnete Anzahl von Reihenleitungen oder Spaltenleitungen dar, die bei einer Reparatur des Halbleiter- Speichers komplett repariert werden. Beispielsweise werden immer 10 Reihen oder Spalten zu einem Reihenblock oder Spaltenblock zusammengefasst . Speicherfelder bestehen aus orthogonalen Reihen und Spalten von Speicherzellen. Im Falle eines Defekts erfolgt die Reparatur durch Austausch eines Blocks von mehreren übereinander liegenden Reihen oder mehrerer nebeneinanderliegender Spalten. Reihenblöcke der Größe 1 sind Reihen. Spaltenblöcke der Größe 1 sind Spalten. Die Festlegung der Größe der Blöcke erfolgt beim Speicherentwurf und bestimmt die Möglichkeiten zur Reparatur eines defekten Spei- cherf ldes . Wird der Speicher in wenige große ersetzbare
Reihen- und Spaltenblöcke unterteilt, vereinfacht dies das Reparaturverfahren. Bei einer Unterteilung in viele kleine Blöcke erhöht dies die Flexibilität des Reparaturverfahrens, erhöht jedoch gleichzeitig die Komplexität der Schaltung.
Die Adresse des Reihen- oder Spaltenblocks kann z.B., wenn die Zahl der Reihen oder Spalten, die zu einem Reihen- bzw. Spaltenblock zusa mengefasst werden, eine Potenz von 2 ist, im einfachsten Fall nur aus den höherwertigen Bits der Reihen- oder Spaltenadresse bestehen, während die nieder- wertigen Adressbits die Position der Reihe oder Spalte im Reihen- oder Adressenblock festlegen.
Es hat sich gezeigt, dass, wenn Fehler auftreten, diese in einem Matrixfeld mit größerer Wahrscheinlichkeit in Blöcken nebeneinander oder übereinander auftreten. Deshalb werden bei einer Reparatur des Halbleiterspeichers immer Reihenblöcke oder Spaltenblöcke repariert. Wenn für eine Reihenadresse oder eine Spaltenadresse ein Fehler von der Testeinrichtung 1 erkannt wurde, dann wird eine vorgegebene Anzahl von k Reihen- oder k Spaltenadressen anstelle der fehlerhaften Reihen- oder Spaltenadresse bei der Reparatur ersetzt. Somit reicht es für die Information im Fehlerspeicher aus, wenn für mehrere, in einem Reihenblock oder in einem Spaltenblock liegende fehlerhafte Speicherelemente nur eine Fehleradresse und zwar die des zu reparierenden Speicherblockes oder Spalten- blockes abgespeichert wird. Auf diese Weise wird Speicherplatz eingespart.
Die Vorverarbeitungseinheit 5 gibt über den elften und zwölften Ausgang 34, 35 den Speicherblock und/oder den Spalten- block an den einundzwanzigsten und zweiundzwanzigsten Eingang 51, 52 der Abspeichereinheit 8, in dem die Spalten- oder Reihenadresse liegt, die das als defekt erkannte Speicherelement kennzeichnet. Ebenso gibt die Vorverarbeitungseinheit 5 über den zweiundzwanzigsten und dreiundzwanzigsten Ausgang 83, 84 die Adresse des Spaltenblockes und/oder des Reihenblockes, in dem die Reihenadresse oder Spaltenadresse des als fehlerhaften erkannten Speicherelementes liegt, an den fünf- zehnten und sechzehnten Eingang 37, 38 der Vergleichseinrichtung 6 weiter.
Der Aufbau der Vergleichseinrichtung 6 ist in Fig. 2 ausführ- lieh dargestellt. Die Vergleichseinrichtung 6 weist einen ersten Wertspeicher 57, ein erstes Bankspeicherfeld 58, ein erstes Reihenspeicherfeld 59 und ein erstes Spaltenspeicher- feld 60 auf. Weiterhin ist eine erste Adress-Vergleichsein- richtung 61, eine zweite Adress-Vergleichseinrichtung 62 und eine dritte Adress-Vergleichseinrichtung 63 vorgesehen. Die erste Adress-Vergleichseinrichtung 61 ist mit einem Eingang und mit einem Ausgang des ersten Bankspeicherfeldes 58 verbunden. Die zweite Adress-Vergleichseinrichtung 62 ist mit einem Eingang und einem Ausgang des ersten Reihenspeicher- feldes 59 verbunden. Die dritte Adress-Vergleichseinrichtung 63 ist mit einem Eingang und einem Ausgang des ersten Spaltenspeicherfeldes 60 verbunden. Die erste, zweite und dritte Adress-Vergleichseinrichtung 61, 62, 63 vergleichen die neu in das erste Bankspeicherfeld bzw. erste Reihenspeicherfeld bzw. erste Spaltenspeicherfeld eingeschriebene Adresse mit der aus dem ersten Bankspeicherfeld bzw. ersten Reihenspeicherfeld bzw. ersten Spaltenspeicherfeld ausgegebene Adresse und ermitteln separat für Bank, Reihe und Spalte den Wert 1, wenn die beiden entsprechenden Adressen übereinstim- men und den Wert 0, wenn die entsprechenden beiden Adressen verschieden sind. Die über den Ausgang aus dem ersten Bankspeicherfeld 58, dem ersten Reihenspeicherfeld 59 und dem ersten Spaltenspeicherfeld 60 ausgegebene Adresse kennzeichnet die Adresse eines fehlerhaften Speicherelementes, das zu- letzt von der Testeinrichtung 1 ermittelt wurde. Die erste, zweite und dritte Adress-Vergleichseinrichtung 61, 62, 63 geben die ermittelten Werte über den fünfzehnten, siebzehnten bzw. neunzehnten Ausgang 44, 46, 48 an die Auswerteeinheit 7 weiter. Der erste Wertspeicher 57, in dem das erste Validbit VBl abgelegt ist, gibt durch einen Wert 1 an, dass der Vergleich der neuen Bank- Reihen- und Spaltenadresse mit einer gültigen Fehleradresse in dem ersten Bank-, in dem ersten Reihen- und im ersten Spaltenspeicherfeld 58, 59, 60 erfolgte. Ist der Wert des ersten Wertspeichers VBl gleich 0, dann ist in dem ersten Bank-, in dem ersten Reihen- und im ersten Spaltenspeicherfeld 58, 59 und 60 keine gültige Adresse abgelegt. Dies ist z.B. unmittelbar zu Beginn des Bausteintests der Fall, nachdem alle Informationen in der Verarbeitungseinrichtung 6 gelöscht wurden.
Die Vergleichseinrichtung 6 verfügt weiterhin über einen zweiten Wertspeicher 64, ein zweites Bankspeicherfeld 65, ein zweites Reihenspeicherfeld 66 und ein drittes Spaltenspeicherfeld 67. Der erste Wertspeicher 57 ist mit dem zweiten Wertspeicher 64, das erste Bankspeicherfeld 58 mit dem zweiten Bankspeicherfeld 65, das erste Reihenspeicherfeld 59 mit dem zweiten Reihenspeicherfeld 66 und das erste Spalten- speicherfeld 60 mit dem zweiten Spaltenspeicherfeld 67 verbunden. Weiterhin ist eine vierte, fünfte und sechste Adress- Vergleichseinrichtung 68, 69, 70 vorgesehen. Die vierte Adress-Vergleichseinrichtung 68 ist mit dem Eingang und mit dem Ausgang des zweiten Bankspeicherfeldes 65, die fünfte
Adress-Vergleichseinrichtung 69 ist mit dem Ein- und dem Ausgang des zweiten Reihenspeicherfeldes 66 und die sechste Adress-Vergleichseinrichtung 70 ist mit dem Ein- und Ausgang des zweiten Spaltenspeicherfeldes 67 verbunden. Die vierte, fünfte und sechste Adress-Vergleichseinrichtung 68, 69, 70 arbeiten entsprechend der ersten, der zweiten und der dritten Adress-Vergleichseinrichtung 61, 62, 63. Das Ausgangssignal der vierten Adress-Vergleichseinrichtung 68 wird einer ersten Und-Vergleichseinrichtung 71, das Ausgangssignal der fünften Adress-Vergleichseinrichtung 69 wird einer zweiten Und-Vergleichseinrichtung 72 und das Ausgangssignal der sechsten Adress-Vergleichseinrichtung 70 wird einer dritten Und-Vergleichseinrichtung 73 zugeführt.
Insgesamt ist eine Anzahl k von Wertspeichern, eine Anzahl k von Bankspeicherfeidern, eine Anzahl k von Reihenspeicherfeldern und eine Anzahl k von Spaltenspeicherfeidern vorge- ) ) t t-o 1 I-1
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Ebenso sind die Adress-Vergleichseinrichtungen der nicht dargestellten Speicherreihen ebenfalls zu der ersten bzw. zweiten bzw. dritten Und-Vergleichseinrichtung 71, 72, 73 geführt .
Die Und-Vergleichseinrichtungen 71, 72, 73 funktionieren in der Weise, dass als Ausgangssignal eine 1 abgegeben wird, wenn alle Eingänge den Wert 1 aufweisen, ansonsten wird als Ausgangssignal der Wert 0 abgegeben.
Das Ausgangssignal BEr der ersten Und-Vergleichseinrichtung 71, das als Bankenauswertesignal bezeichnet wird, wird über den sechzehnten Ausgang 45 an den sechsten Eingang 15, das Ausgangssignal RER der zweiten Und-Vergleichseinrichtung 72 , das als Reihenauswertesignal bezeichnet ist, wird über den achtzehnten Ausgang 47 an den achten Eingang 17 und das Aus- gangssignal CEr der dritten Und-Vergleichseinrichtung, das als Spaltenauswertesignal bezeichnet wird, wird über den zwanzigsten Ausgang 49 an den zehnten Eingang 19 der Aus- werteeinheit 7 abgegeben.
Der Ausgang des ersten Wertspeichers 57 ist über den dreizehnten Ausgang 42 mit dem dritten Eingang 12 der Auswerteeinheit 7 in Verbindung. Auf diese Weise wird der Wert des ersten Validbits VBl an die Auswerteeinheit 7 weitergegeben.
Der achtzehnte Eingang 40, über den das Resetsignal zugeführt wird und der neunzehnte Eingang 41, über den das Ladesignal zugeführt wird, ist mit jedem Wertspeicher 57, 64, 76, mit jedem Bankspeicherfeld 58, 65, 77, mit jedem Reihenspeicherfeld 59, 66, 78 und jedem Spaltenspeicherfeld 60, 67, 69 verbunden. Auf diese Weise kann über ein Resetsignal der Inhalt der Wertspeicher, der Bankspeicherfeider , der Reihenspeicherfelder und der Spaltenspeicherfeider gelöscht werden. Weiter- hin kann über das Ladesignal ein Übertragen des Wertes, der im n-ten Wertspeicher, im n-ten Bankspeicherfeld, im n-ten Reihenspeicherfeld und im n-ten Spaltenspeicherfeld der n-ten Speicherreihe in den (n+l)ten Wertspeicher, in das (n+l)te Bankspeicherfeld in das (n+l)te Reihenspeicherfeld bzw. das (n+l)te Spaltenspeicherfeld der (n+l)ten Speicherreihe ausgelöst werden. Das Ladesignal wird von der Auswerteeinheit 7 über den ersten Ausgang 21 an den neunzehnten Eingang 41 der Vergleichseinrichtung 6 gegeben. Weist das Ladesignal den Wert 1 auf, dann wird die neue Adresse in das erste Bankspeicherfeld, das erste Reihenspeicherfeld und das erste Spaltenspeicherfeld eingeschrieben. Weiterhin wird der erste Wertspeicher 57 mit dem Wert 1 belegt. Zudem werden die
Adressen des (n-l)ten Bankspeicherfeldes und des (n-l)ten Reihenspeicherfeldes und des (n-l)ten Spaltenspeicherfeldes und des (n-l)ten Wertspeicher in das n-te Bankspeicherfeld bzw. das n-te Reihenspeicherfeld bzw. das n-te Spalten- speicherfeld bzw. den n-ten Wertspeicher eingeschrieben.
Die zwei bis k-ten Wertspeicher 64, 76 stehen mit einer vierten Und-Vergleichseinrichtung 75 in Verbindung. Die vierte Und-Vergleichseinrichtung 75 funktioniert entsprechend der ersten Und-Vergleichseinrichtung 71. Die vierte Und-Vergleichseinrichtung 75 gibt als Ausgangssignal über den vierzehnten Ausgang 43 eine 1 aus, wenn alle zwei bis k-ten Wertspeicher 64, 76 den Wert 1 aufweisen, ansonsten gibt die vierte Und-Vergleichseinrichtung 75 den Wert 0 aus. Der Aus- gang der vierten Und-Vergleichseinrichtung 75 ist mit dem vierten Eingang 13 der Auswerteeinheit 7 verbunden. Die Wertspeicher 64, 76 weisen den Wert 1 auf, wenn in der Speicherreihe für das Bankspeicherfeld das Reihenspeicherfeld und das Spaltenspeicherfeld jeweils eine Adresse abgelegt ist.
Fig. 2 funktioniert wie folgt: Der Inhalt aller Wertspeicher wird zu Beginn des Tests auf „0" gesetzt, um anzuzeigen, dass die zugehörigen Speicher von Bankadressen, Spaltenblockadres- sen und Reihenblockadressen noch keine gültigen Daten enthal- ten. Sobald eine Fehleradresse, bestehend aus Bankadresse, Spaltenblockadresse und Reihenblockadresse in den Adressspeicher aufgenommen wird, wird in den entsprechenden Wert- LO *\J
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mit der bisher im ersten Spaltenspeicherfeld 60 abgelegten Adresse. Ergibt der Vergleich, dass die Adressen übereinstimmen, so gibt die dritte Adress-Vergleichseinrichtung 63 eine 1, ansonsten eine 0 als Spaltenwert CE1 an die Auswerte- einheit 7.
Die bisher im ersten Wertspeicher 57, im ersten Bankspeicherfeld 58, im ersten Reihenspeicherfeld 59 und im ersten Spaltenspeicherfeld 60 abgelegte Adresse wird jeweils an den Ein- gang des zweiten Wertspeichers 64, des zweiten Bankspeicherfeldes 65, des zweiten Reihenspeicherfeldes 66 und des zweiten Spaltenspeicherfeldes 67 angelegt.
Die vierte, fünfte und sechste Adress-Vergleichseinrichtung 68, 69, 70 werten das zweite Bankspeicherfeld, das zweite
Reihenspeicherfeld 66 bzw. das zweite Spaltenspeicherfeld 67 entsprechend der ersten Speicherreihe aus und geben das Ergebnis an die erste, zweite und dritte Und-Vergleichseinrichtung 71, 72, 73.
Ebenso werden die Daten im k-ten Wertspeicher 76, im k-ten Bankspeicherfeld 77, im k-ten Reihenspeicherfeld 78 und im k- ten Spaltenspeicherfeld 79 durch die siebte, achte und neunte Adress-Vergleichseinrichtung 80, 81 und 82 ausgewertet und die Ergebnisse der siebten, achten und neunten Adress-Vergleichseinrichtung an die erste, zweite und dritte Und-Vergleichseinrichtung 71, 72, 73 weitergegeben.
In der beschriebenen Weise arbeiten alle zwei bis k-ten Spei- cherreihen.
Ebenso werden die zwei bis k Wertspeicher 64, 76 über die vierte Und-Vergleichseinrichtung 75 ausgewertet und das Ergebnis als Wert-Bit-Signal VBR an die Auswerteeinheit 7 wei- tergegeben. Das Ausgangssignal der ersten Und-Vergleichseinrichtung wird als Bankauswertesignal BER, das Ausgangssignal der zweiten Und-Vergleichseinrichtung wird als Reihenauswertesignal RER und das Ausgangssignal der dritten Und-Vergleichseinrichtung 73 wird als Spaltenauswertesignal CER bezeichnet.
Fig. 3 zeigt den Aufbau der Auswerteeinheit 7, die ein erstes und ein zweites Oder-Gatter 85, 88 aufweist. Weiterhin weist die Auswerteeinheit 7 ein erstes, ein zweites, ein drittes und ein viertes Und-Gatter 86, 87, 89, 91 auf. Zudem sind ein erster und ein zweiter Inverter 90, 93 vorgesehen. Der elfte Eingang 20, der das Signal für das Fehlerbit FB führt, ist direkt mit dem zweiten Oder-Gatter 88 verbunden. Der dritte Eingang 12, der das Signal für das erste Validbit VBl führt, ist mit dem ersten Und-Gatter 86, dem zweiten Und-Gatter 87, dem dritten Und-Gatter 89 und dem vierten Und-Gatter 91 verbunden. Der fünfte Eingang 14, der das Signal für den Bankwert BEI führt, ist an das erste, das zweite, das dritte und das vierte Und-Gatter 86, 87, 89, 91 angeschlossen. Der siebte Eingang 16, der das Signal für den Reihenwert REl führt, ist an das dritte Und-Gatter 89 angeschlossen. Der neunte Eingang 18, der das Signal für den Spaltenwert CE1 führt, ist an das zweite Und-Gatter 87 angeschlossen. Der vierte Eingang 13, der das Wertbitsignal VBR führt, ist an das erste, das zweite und das dritte Und-Gatter 86, 87, 89 angeschlossen. Der sechste Eingang 15, der das Bankauswertesignal BEr führt, ist an das erste, das zweite und das dritte Und-Gatter 86, 87, 89 angeschlossen.
Der achte Eingang 17, der das Reihenauswertesignal REr führt, ist über einen zweiten Inverter 93 an das erste Oder-Gatter 85, und an das vierte Und-Gatter 91 angeschlossen. Der zehnte Eingang 19, der das Spaltenauswertesignal CEr führt, ist an das erste, das zweite und das vierte Und-Gatter 86, 87, 91 angeschlossen. Der erste Eingang 10, der die Reiheninformation ROW führt, ist an das erste Oder-Gatter, über einen zweiten Inverter 93 an das erste Und-Gatter 86 und über einen zweiten Inverter 93 an das zweite Und-Gatter 87 angeschlossen. Der zweite Eingang 11, der die Spalteninformation Col führt, ist über einen zweiten Inverter 93 an das erste Oder- Gatter 85 und an das erste und das zweite Und-Gatter 86, 87 angeschlossen.
Das Ausgangssignal des ersten Oder-Gatters 85 ist über einen zweiten Inverter 93 mit dem ersten Und-Gatter 86 und über einen weiteren zweiten Inverter 93 mit dem dritten Und-Gatter 89 verbunden.
Die Ausgänge des ersten, zweiten, dritten und vierten Und- Gatters 86, 87, 89, 91 sind jeweils zu Eingängen des zweiten Oder-Gatters 88 geführt. Das Ausgangssignal des zweiten Oder- Gatters 88 ist zum Eingang des ersten Inverters 90 geführt. Das Ausgangssignal des ersten Inverters 90 steht mit dem ersten und dem zweiten Ausgang 21, 22 in Verbindung. Das Signal des ersten Ausgangs 21 wird mit Fail bit und das Signal des zweiten Ausgangs 22 wird mit Load bezeichnet.
Die logische Schaltfunktion der Auswerteeinheit 7, die in Fig. 3 dargestellt ist, entspricht folgender logischer Funktion:
Die Schaltfunktion lautet unter Verwendung der Hilfssignale nOa und nOb:
fail bit = Load = nOa nOa = (NB1 Λ BEI Λ NBr Λ BEr Λ CEr Λ röw Λ col Λ ϊϊÖb) v (NB1 Λ BEI Λ CE1 Λ NBr Λ BEr Λ CEr Λ röw Λ col v (NB 1 Λ BEI Λ REl Λ NBr Λ BEr Λ nÖb v (NB1 Λ BEI Λ REl Λ CE1) v FB nOb = col v row v REr
Fig. 4 zeigt eine Funktionstabelle der Schaltungsanordnung der Fig. 3. In der Figur 4 sind Werte für die Signale nur soweit eingetragen, wie diese Werte für die Beurteilung von ) L t-o t h-1 *
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gang 22 ein Failbit mit dem Wert 1 aus, so dass die Abspeichereinheit 8 den Hinweis erhält, dass es sich bei dieser Adresse um eine Fehleradresse handelt. Die Abspeichereinheit 8 speichert diese Adresse im externen Fehlerspeicher 9 ab.
Im Zustand 3 stellt die neu zugeführte Adresse wiederum eine Fehleradresse dar und im ersten Adressfeld, das das erste Bankspeicherfeld 58, das erste Reihenspeicherfeld 59 und das erste Spaltenspeicherfeld 60 umfasst, ist eine gültige Fehleradresse abgelegt (VBl = 1) . Da jedoch der Bankwert BEI den Wert 0 aufweist, zeigt dies an, dass die Fehleradressen in verschiedenen Bänken angeordnet sind. Die neue Adresse wird somit in das erste Adressfeld (Load = 1) übernommen und als Fehleradresse von der Auswerteeinheit 7 an die Abspei- chereinheit 8 weitergemeldet (Failbit = 1) . Gleichzeitig wird die bisher im ersten Adressfeld abgelegte Fehleradresse in das zweite Adressfeld weitergeschoben, wobei das zweite Adressfeld das zweite Bankspeicherfeld 65, das zweite Reihenspeicherfeld 66 und das zweite Spaltenspeicherfeld 67 um- fasst.
Die Abspeichereinheit 8 speichert jeweils die von der Testeinrichtung 1 neu zugeführte Adresse bei Erhalt eines Failbit-Signals von der Auswerteeinheit 7 mit dem Wert 1 als Fehleradresse im externen Fehlerspeicher 9 ab. Der externe
Fehlerspeicher 9 weist nach einer Überprüfung des Halbleiterbausteins alle Adressen fehlerhafter Speicherzellen auf.
Im Zustand 4 stellt die neue von der Testeinrichtung 1 der Vergleichseinrichtung 6 zugeführte Adresse eine Fehleradresse dar. Die Fehleradresse liegt in der gleichen Speicherbank wie die Fehleradresse, die zuvor in das erste Adressfeld eingeschrieben wurde (BEI - 1) . Die defekten Speicherzellen liegen jedoch in unterschiedlichen Reihen- und Spaltenblöcken (REl = 0, CE1 = 0). Somit können die zwei defekten Speicherzellen nie mit dem gleichen Ersatzblock repariert werden. Somit muss die neue Fehleradresse in das erste Adressfeld der Ver- gleichseinrichtung 6 eingeschrieben werden (Load = 1) und als Fehleradresse an die Abspeichereinheit 8 weitergemeldet werden (Failbit *= 1) . Vor der Einspeicherung der neuen Fehleradresse in das erste Adressfeld wird die bisher im ersten Adressfeld abgespeicherte Fehleradresse in das zweite Adressfeld übertragen, das das zweite Bankspeicherfeld 65, das zweite Reihenspeicherfeld 66 und das zweite Spaltenspeicher- feld 67 umfasst. Die im k-ten Adressfeld abgespeicherte Fehleradresse wird in das k+1 Adressfeld übertragen.
Im Zustand 5 wird eine neue Adresse als Fehleradresse (FB = 1) mit der gleichen Bankadresse (BEI = 1) und mit der gleichen Spaltenblockadresse (CE1 = 1) wie die im ersten Adressfeld abgespeicherte Fehleradresse zugeführt. Da noch nicht alle Speicherfelder der Vergleichseinrichtung 6 mit gültigen Fehleradressen gefüllt sind, liegen noch nicht mehr als k Fehleradressen mit gleicher Bank- und Spaltenblockadresse vor. Somit muss die neue Fehleradresse in das erste Adressfeld übernommen werden (Load = 1) und als Fehleradresse an die Abspeichereinheit 8 weitergemeldet werden (Failbit = 1) . Die bisher im ersten Adressfeld abgespeicherte Fehleradresse wird in das zweite Adressfeld und die bisher im zweiten Adressfeld abgespeicherte Fehleradresse wird in das dritte Adressfeld übertragen. Entsprechend wird mit allen Fehleradressen verfahren, die in einem der Adressfelder der Vergleichseinrichtung 6 abgespeichert sind.
Im Zustand 6 ist die neue Adresse wieder eine Fehleradresse und alle Speicherfelder der Vergleichseinrichtung 6 sind mit gültigen Fehleradressen gefüllt (VBl = 1, VBr = 1) . Die Bankadressen der gespeicherten Fehleradressen liegen jedoch in unterschiedlichen Speicherbänken (BEr = 0). Somit kann es sich folglich nicht um k Fehleradressen handeln, die defekte Speicherzellen repräsentieren, die durch einen gemeinsamen Reihenblock- oder Spaltenblockaustausch repariert werden können. Die neue Fehleradresse wird somit als Fehleradresse an die Abspeiehereinheit 8 weitergemeldet (Failbit = 1) und in das erste Adressfeld der Vergleichseinrichtung 6 aufgenommen (Load = 1) . Zugleich werden die bisher in den Adressfeldern abgelegten Speicheradressen um ein Adressfeld weitergeschoben.
Beim Zustand 7 ist die neue Adresse, die von der Testeinrichtung 1 der Vergleichseinrichtung 6 zugeführt wird, wieder eine Fehleradresse (FB = 1) . Die neue Fehleradresse und alle in den Adressfeldern der Vergleichseinrichtung 6 abgelegten Fehleradressen repräsentieren defekte Speicherzellen, die in der gleichen Speicherbank (VBl = 1, VBr = 1) liegen. Es stimmen aber weder alle Spaltenblockadressen noch alle Reihenblockadressen der in den Adressfeldern der Vergleichseinrichtung 6 abgelegten Fehleradressen mit der Spaltenblock- adresse oder der Reihenblockadresse der neuen Fehleradresse überein (REr = 0, CEr = 0) . Somit wird die neue Fehleradresse in das erste Adressfeld der Vergleichseinrichtung 6 eingeschrieben. Gleichzeitig wird die neue Fehleradresse als zu speichernde Adresse an die Abspeichereinheit 8 weitergemel- det.
Im Zustand 8 ist die neu zugeführte Adresse wieder eine Fehleradresse. Bankadressen und Spaltenblockadressen aller in den Speicherfeldern der Vergleichseinrichtung 6 abgespeicher- ten Fehleradressen stimmen mit der Bankadresse und der Spal- tenblockadresse der neuen Fehleradresse überein (BEI = 1, BEr = 1, CE1 = 1, CEr = 1) . Es wurde jedoch ein Betriebsmodus bei der Verarbeitung der Fehleradressen gewählt, bei dem keine Adressreduktion durchgeführt wird (row = 0, col = 0). Somit ist die neue Fehleradresse unabhängig von der Übereinstimmung mit vorhergehenden Fehleradressen als Fehleradresse im ersten Adressfeld der Vergleichseinrichtung 6 abzuspeichern und von der Abspeichereinheit 8 als Fehleradresse im externen Fehlerspeicher 9 abzulegen (Failbit = 1, Load - 1) .
Im Zustand 9 ist die neue Adresse eine Fehleradresse. Die Bankadressen und Spaltenblockadressen aller in den Speicher- feldern der Vergleichseinrichtung 6 abgespeicherten Fehleradressen stimmen mit der Bankadresse und der Spaltenblock- adresse der neuen Fehleradresse überein (BEI = 1, BEr = 1, CEl = 1, CEr = 1) . Als Verarbeitungsmodus wurde die Spalten- blockadressprüfung gewählt (row = 0, col = 1). Die Auswerteeinheit 7 erkennt, dass bereits die Anzahl k von Fehleradressen einer Spalte ermittelt wurden und deshalb die neue Fehleradresse nicht an die Abspeichereinheit 8 weitergemeldet wird und nicht in das erste Adressfeld der Vergleichsein- richtung 6 eingeschrieben wird (Load = 0, Failbit = 0). Wurden bereits k Fehleradressen einer Spalte gefunden, so kann die Spalte nicht mehr mit Ersatzreihenblöcken repariert werden, wenn nur (k-1) Ersatzreihenblöcke vorgesehen sind. Somit ist die Abspeicherung der (k+l)ten Fehleradresse ohne weitere nützliche Information. Das Ergebnis steht schon mit der k-ten Fehleradresse fest. Für die Reparatur ist ein Ersatzspaltenblock zu verwenden.
Im Zustand 10 ist die neue Adresse wieder eine Fehleradresse. Als Betriebsmodus (row = 1) wurde die Verfahrensweise gewählt, bei der die Testeinrichtung 1 die Reihe festhält und für eine Reihe alle Spaltenadressen der Reihe nach überprüft. Dabei wird verglichen, ob die Bankadresse und die Reihenblockadresse der neuen Fehleradresse mit den Bankadressen und den Reihenblockadressen aller in den Adressfeldern der Vergleichseinrichtung 6 abgespeicherten Fehleradressen übereinstimmt. Dies ist jedoch bei der Fehleradresse, die im ersten Adressfeld gespeichert ist, nicht der Fall (REl = 0). Somit wird die neue Fehleradresse in das erste Adressfeld einge- schrieben und als Fehleradresse an die Abspeichereinheit 8 weitergemeldet (Failbit = 1, Load = 1).
Im Zustand 11 ist die von der Testeinrichtung 1 an die Vergleichseinrichtung 6 geführte Adresse wieder eine Fehler- adresse (FB - 1) . Die neue Fehleradresse liegt in der gleichen Speicherbank wie alle bisher in den Adressfeldern abgespeicherten Fehleradressen (BEI = 1, BEr = 1). Zudem hat die neue Fehleradresse die gleiche Spaltenblockadresse wie die im ersten Adressfeld abgespeicherte Fehleradresse (CE1 *= 1), aber eine andere Reihenblockadresse (REl = 0) . Da die Spaltenblockadressen aller in den Adressfeldern abgespeicherten Fehleradressen nicht identisch sind (CEr = 0), ist auch hier keine Fehleradressreduktion möglich. Die neue Fehleradresse wird in das erste Adressfeld eingeschrieben und als Fehleradresse an die Abspeichereinheit 8 weitergemeldet (Failbit = 1, Load = 1) .
Im Zustand 12 ist die neue Adresse wieder eine Fehleradresse (FB = 1) . Es wurde jedoch ein Betriebsmodus bei der Testeinrichtung 1 gewählt, bei der keine Adressreduktion durchgeführt wird (row = 0, col = 0) und die neue Fehleradresse nicht mit der im ersten Adressfeld abgelegten Adresse identisch ist. Die neue Fehleradresse muss somit in das erste Adressfeld eingespeichert werden und als Fehleradresse an die Abspeichereinheit 8 weitergemeldet werden (Failbit = 1, Load
= 1) •
Im Zustand 13 ist die von der Testeinrichtung 1 neu zugeführte Adresse wieder eine Fehleradresse (FB = 1) . Die Bankadresse und die Spaltenblockadresse der neuen Fehleradresse stimmen mit der Bankadresse und der Spaltenblockadresse aller in den Adressfeldern der Vergleichseinrichtung 6 abgespeicherten Fehleradressen überein (CEl = 1, CEr = 1) und als Betriebsmodus für die Überprüfung der Fehleradressen wurde von der Testeinrichtung 1 ein Spaltenblockadressvergleich gewählt (row = 0, col = 1) .
Die Auswerteeinheit 7 erkennt, dass bereits die Anzahl k von Fehleradressen in einer Spalte ermittelt wurden und deshalb die neue Fehleradresse nicht an die Abspeichereinheit 8 weitergemeldet wird und nicht in das erste Adressfeld der Ver- gleichseinrichtung 6 eingeschrieben wird (Load = 0, Failbit = 0) . Wurden bereits k Fehleradressen einer Spalte gefunden, so kann die Spalte nicht mehr mit Ersatzreihenblöcken repariert werden, wenn nur (k-1) Ersatzreihenblöcke vorgesehen sind. Somit ist die Abspeicherung der (k+l)ten Fehleradresse ohne weitere nützliche Information. Das Ergebnis steht schon mit der k-ten Fehleradresse fest. Für die Reparatur ist ein Er- satzspaltenblock zu verwenden.
Im Zustand 14 ist die neue Adresse eine Fehleradresse und die Reihenblockadresse der Fehleradresse stimmt nicht mit der Reihenblockadresse der Fehleradresse überein, die im ersten Adressfeld der Vergleichseinrichtung 6 gespeichert ist. Da aber ein Betriebsmodus mit Reihenblockadressvergleich gewählt ist (row = 1), bei dem die Reihe festgehalten wird und alle Spalten der Reihe auf eine Fehleradresse überprüft werden, wird die neue Fehleradresse als Fehleradresse an die Ab- Speichereinheit 8 weitergemeldet (Failbit = 1) und in das erste Adressfeld geschrieben (Load = 1) .
Im Zustand 15 weist die neue Fehleradresse eine Bankadresse und eine Reihenblockadresse auf, die mit der Reihenblock- adresse und der Bankadresse der im ersten Adressfeld abgespeicherten Fehleradresse übereinstimmt (BEI *= 1, REl = 1). Es sind jedoch nicht alle Adressfeider der Vergleichseinrichtung 6 vollständig mit gültigen Fehleradressen gefüllt. Somit wird die neue Fehleradresse in das erste Adressfeld einge- schrieben und als Fehleradresse an die Abspeichereinheit 8 weitergemeldet (Failbit = 1, Load = 1).
Im Zustand 16 ist die von der Testeinrichtung 1 neu zugeführte Adresse eine Fehleradresse (FB = 1) und alle Adress- felder der Vergleichseinrichtung 6 sind vollständig mit gültigen Fehleradressen gefüllt (VBl = 1, VBr = 1) . Die Bankadressen der gespeicherten Fehleradressen liegen jedoch in unterschiedlichen Speicherbänken (BEr = 0). Es kann sich folglich nicht um k Fehleradressen handeln, die defekte Spei- cherzellen repräsentieren, die durch einen gemeinsamen
Reihenblock- oder Spaltenblockaustausch repariert werden können. Somit uss die neue Fehleradresse in das erste Adress- feld eingespeichert werden (Failbit = 1) und als Fehleradresse an die Abspeichereinheit 8 weitergemeldet werden.
Im Zustand 17 ist die neu zugeführte Adresse wieder eine Fehleradresse. Die neue Fehleradresse und alle in den Adressfeldern der Vergleichseinrichtung 6 abgespeicherten Fehleradressen repräsentieren defekte Speicherzellen, die in der gleichen Speicherbank (VBl = 1, VBr = 1) angeordnet sind. Es stimmen aber weder alle Speicherblockadressen noch alle Reihenblockadressen der im Speicher der Verarbeitungseinheit abgelegten Fehleradressen mit der Spaltenblockadresse oder Reihenblockadresse der neuen Fehleradresse überein (REr = 0, CEr = 0) . Die neue Fehleradresse wird somit in das erste Adressfeld eingespeichert und als Fehleradresse an die Ab- Speichereinheit 8 weitergemeldet (Failbit = 1, Load = 1).
Im Zustand 18 ist die neue Adresse wieder eine Fehleradresse. Die Bankadresse und Reihenblockadresse der im ersten Adressfeld abgespeicherten Fehleradresse stimmen mit der Bank- adresse und der Reihenblockadresse der neuen Fehleradresse überein (BEI = 1, REl = 1) . Jedoch stimmt die Reihenblockadresse der neuen Fehleradresse nicht mit den Reihenblockadressen der übrigen in den 2 bis k-ten Adressfeidern gespeicherten Fehleradressen überein. Die neue Fehleradresse wird somit als Fehleradresse an die Abspeichereinheit 8 weitergemeldet und in das erste Adressfeld gespeichert (Failbit = 1, Load = 1) .
Im Zustand 19 stellt die neue Adresse eine Fehleradresse dar (FB = 1) . Die Bankadresse und die Reihenblockadresse der neuen Adresse stimmen mit der Bankadresse und der Reihenblockadresse aller in den Adressfeidern der Vergleichseinrichtung 6 abgelegten Fehleradressen überein (BEI = BEr = REl = REr = 1) , aber die Spaltenprüfung wurde ausgeschaltet (row = 0) . Somit wird die neue Fehleradresse als Fehleradresse an die Abspeichereinheit 8 weitergeleitet und in das erste Adressfeld der Verarbeitungseinheit übernommen (Load = 1, Failbit = 1) .
Im Zustand 20 weist die neue Fehleradresse eine Bankadresse und eine Reihenblockadresse auf, die mit den Bankadressen und Reihenblockadressen aller in den Adressfeidern der Vergleichseinrichtung 6 gespeicherten Fehleradressen übereinstimmt (BEI = BEr = REl = REr *= 1) und es wurde eine Reihenprüfung als Betriebsmodus eingeschaltet (row = 1).
Die Auswerteeinheit 7 erkennt, dass bereits die Anzahl k von Fehleradressen eines Reihenblockes ermittelt wurden und deshalb die neue Fehleradresse nicht an die Abspeichereinheit 8 weitergemeldet wird und nicht in das erste Adressfeld der Vergleichseinrichtung 6 eingeschrieben wird (Load = 0,
Failbit = 0) . Wurden bereits k Fehleradressen eines Reihenblocks gefunden, so kann die Spalte nicht mehr mit Ersatz- spaltenblöcken repariert werden, wenn nur (k-1) Ersatzspaltenblöcke vorgesehen sind. Somit ist die Abspeicherung der (k-t-l)ten Fehleradresse ohne weitere nützliche Information. Das Ergebnis steht schon mit der k-ten Fehleradresse fest. Für die Reparatur ist ein Ersatzreihenblock zu verwenden.
Im Zustand 21 weist die neue Fehleradresse eine Bankadresse und eine Reihenblockadresse auf, die mit der Bankadresse und der Reihenblockadresse aller in den Adressfeldern der Vergleichseinrichtung 6 abgespeicherten Fehleradressen übereinstimmt (BEI = BEr = REl = REr = 1) . Jedoch stimmt nicht die Spaltenblockadresse der neuen Fehleradresse mit der Spalten- blockadresse der im ersten Adressfeld abgespeicherten Fehleradresse überein (CEl = 0). Da als Betriebsmodus eine Spaltenprüfung (col = 1) eingeschaltet ist, bei der alle Reihen einer Spalte überprüft werden, muss die neue Fehleradresse als Fehleradresse an die Abspeichereinheit 8 weitergeleitet und in das erste Adressfeld der Vergleichseinrichtung 6 eingespeichert werden (Failbit = 1, Load = 1). Im Zustand 22 stimmt die neue Fehleradresse in Bezug auf die Bankadresse und die Reihenblockadresse mit allen in Adress- feldern der Vergleichseinrichtung 6 abgespeicherten Fehleradressen überein. Da der Reihenvergleich abgeschaltet ist, wird die neue Fehleradresse an die Abspeichereinheit 8 weitergeleitet und in das erste Adressfeld eingeschrieben (Failbit = 1, Load = 1) .
Im Zustand 23 stimmt die neue Fehleradresse in Bezug auf die Bankadresse und die Reihenblockadresse mit der Bankadresse und der Reihenblockadresse aller in den Adressfeldern der Vergleichseinrichtung 6 abgespeicherten Fehleradressen überein (BEI = BEr = REl = REr = 1) und es wurde zudem eine Reihenprüfung als Betriebsmodus eingeschaltet (row = 1).
Die Auswerteeinheit 7 erkennt, dass bereits die Anzahl k von Fehleradressen eines Reihenblocks ermittelt wurden und deshalb die neue Fehleradresse nicht an die Abspeichereinheit 8 weitergemeldet wird und nicht in das erste Adressfeld der Vergleichseinrichtung 6 eingeschrieben wird (Load = 0,
Failbit = 0) . Wurden bereits k Fehleradressen eines Reihenblocks gefunden, so kann die Spalte nicht mehr mit Ersatzspaltenblöcken repariert werden, wenn nur (k-1) Ersatzspaltenblöcke vorgesehen sind. Somit ist die Abspeicherung der (k+l)ten Fehleradresse ohne weitere nützliche Information. Das Ergebnis steht schon mit der k-ten Fehleradresse fest. Für die Reparatur ist ein Ersatzreihenblock zu verwenden.
Im Zustand 24 stimmt die neue Fehleradresse in Bezug auf die Bankadresse und ihre Blockadresse mit allen in den Adressfeldern der Vergleichseinrichtung 6 abgespeicherten Fehleradressen überein (BEI = BEr = REl = REr = 1) . Jedoch stimmt die neue Fehleradresse nicht in Bezug auf die Spaltenblock- adresse mit der im ersten Adressfeld abgespeicherten Fehleradresse überein (CE1 = 0) . Da eine Spaltenprüfung für das Testen des Halbleiterbausteins vorgegeben ist (col = 1) , bei der alle Reihen einer Spalte überprüft werden, muss die neue Fehleradresse an die Abspeichereinheit 8 als Fehleradresse weitergeleitet und in das erste Adressfeld eingespeichert werden (Load = 1, Failbit = 1) .
Im Zustand 25 ist die neue Fehleradresse identisch mit der im ersten Adressfeld abgespeicherten Fehleradresse (BEI = CE1 = REl = 1) . Die neue Fehleradresse wird somit nicht an die Abspeichereinheit 8 weitergemeldet und auch nicht im ersten Adressfeld der Vergleichseinrichtung 6 abgespeichert. Dies stellt sicher, dass mehrere Defekte im gleichen durch die Kreuzung eines Reihen- und Spaltenblock definierten Bereichs der Speichermatrix mehrfach hintereinander erfasst werden.
In der vorhergehenden Beschreibung wurde mit neuer Fehleradresse jeweils die Adresse bezeichnet, die von der Testeinrichtung 1 als neue Adresse an die Vergleichseinrichtung 6 weitergeführt wurde. Je nach Ausführungsform können die Adressen in Bezug auf die Spaltenadresse und Reihenadresse mit der kompletten Adresse bearbeitet werden oder bei Einsatz der Vorverarbeitungseinheit 5 kann auch die Reihenblockadresse und/oder die Spaltenblockadresse der fehlerhaften Speicherzelle verwendet werden. Durch die Verwendung der Reihenblockadresse und/oder der Spaltenblockadresse ist eine weitere Reduzierung der abzuspeichernden und weiterzuverarbeitenden Daten möglich. Die Reduzierung auf die Reihenblockadresse und/oder die Spaltenblockadresse kann ohne Verlust von Informationen durchgeführt werden, da bei einer Reparatur einer defekten Speicherzelle jeweils eine Vielzahl von Spei- cherzellen in Form eines Reihenblockes oder eines Spaltenblockes repariert werden. Die Abspeichereinheit 8 speichert jede neue, gemeldete Adresse in dem externen Fehlerspeicher 9 ab.
Fig. 5 zeigt ein Speicherfeld mit 8 x 8 Speicherzellen, wobei jeweils 2 Reihen und 2 Spalten einen Reihenblock bzw. einen Spaltenblock bilden. Zusätzlich sind im Speicherbaustein redundante Spalten 1 und 2 und redundante Reihen 1 und 2 vorgesehen. Somit ist jeweils ein redundanter Spaltenblock und ein redundanter Reihenblock für eine Reparatur von defekten Zellen vorgesehen. In der Figur 5 ist in der Spalte 5 in der Reihe 1 und in der Reihe 2 jeweils eine defekte Speicherzelle angeordnet. Zudem ist in der Spalte 8 in der Reihe 1 und in der Reihe 3 eine defekte Speicherzelle angeordnet. Die Fig. 5 zeigt eine Speicherbank eines Speicherbausteins. Das erfindungsgemäße Verfahren vergleicht nicht nur die Spaltenadres- sen im entsprechenden Arbeitsmodus, bei dem alle Reihen einer Spalte überprüft werden (row = 0, col = 1) mit den bereits in der Vergleichseinrichtung 6 abgespeicherten Fehleradressen, sondern es wird auch die Reihenadresse der neuen Adresse mit der Reihenadresse der im ersten Adressfeld abgespeicherten Fehleradresse verglichen. Stimmen die Bankadresse, die
Reihenblockadresse und die Spaltenblockadresse überein, so wird die Fehleradresse nicht als neue Fehleradresse übernommen (Zustand 25 der Funktionstabelle der Fig. 4) . Damit werden die defekten Speicherzellen in der Spalte 5, Reihe 1 und 2, die identische Reihenblock- und Spaltenblockadressen aufweisen, nicht mehrfach in die Adressfelder der Vergleichseinrichtung 6 aufgenommen und damit nicht doppelt gezählt. Somit ergibt die Überprüfung der in Fig. 5 dargestellten Speicherbank das Ergebnis, dass eine Reparatur der defekten Speicher- zellen mit einem Ersatzreihenblock und mit einem Ersatzspaltenblock möglich ist. In dem dargestellten Ausführungsbeispiel, in dem jeweils nur ein Ersatzreihenblock und ein Ersatzspaltenblock vorgesehen sind, ist die Anzahl k der Adressfelder der Vergleichseinrichtung 6 auf die Anzahl 2 be- schränkt.
Ergibt eine Überprüfung der Speicherbank, dass mehr als ein Ersatzspaltenblock bzw. ein Ersatzreihenblock zur Reparatur der Speicherbank notwendig sind, so ist eine Reparatur der Speicherbank nicht möglich. Die Auswerteeinheit 7 gibt ein Fehlerbit (Failbit) an die Abspeichereinheit 8 bzw. die Vergleichseinrichtung 6 aus und ein Ladesignal an die Abspeichereinheit 8, wenn
1. die Testeinrichtung ein Fehlerbit FB gemeldet und bisher keine Daten in der Speicheranordnung der Vergleichseinrichtung 6 abgespeichert sind. Dieser Zustand ist durch den Wert des ersten Validbits VBl = 0 gekennzeichnet. Dieser Zustand entspricht beispielsweise der zweiten Zeile der Tabelle.
2. bereits die erste Speicherreihe belegt ist (VBl = 1) und die Bankadresse (BEI *= 1) übereinstimmt, aber weder die Reihenadresse (REl) noch die Spaltenadresse (CEl) mit der bisher in der ersten Speichereihe abgespeicherten Fehleradresse übereinstimmt.
Liegt die Anzahl der Fehleradressen über der Anzahl der für die Reparatur zur Verfügung stehende Anzahl k von Ersatz- blocken, dann muss die gesamte Spalte ersetzt werden. Die Information, dass die Spalte ersetzt werden muss, ist in der Weise abgelegt, dass für eine Spalte k Fehleradressen abgespeichert sind. In diesem Fall beträgt die Anzahl der Reparaturblöcke k-1.
Ein Vorteil der Erfindung besteht darin, dass eine Speicheranordnung mit Speicherreihen vorgesehen ist, wobei die Speicherreihen seriell nacheinander geschaltet sind. Eine Speicherreihe umfasst alle Adressen eines Adressfeldes . Zudem ist jeweils für eine Bankadresse, eine Reihenadresse und eine Spaltenadresse jeweils ein Speicherfeld vorgesehen. Weiterhin sind für jedes Bankspeicherfeld, Reihenspeicherfeld und Spaltenspeicherfeld eine Adress-Vergleichseinrichtung vorgesehen. Zudem wird überprüft, ob nicht bereits eine vorgegebene An- zahl k von Reihen- oder Spaltenadressen für die gleiche Bankadresse bereits als Fehleradresse gefunden wurde. Ist dies der Fall, so wird kein Fehlerbit ausgegeben. Die Adress-Vergleichseinrichtungen der zwei bis k-ten Speicherreihen für die Bankadresse, Reihenadresse bzw. Spaltenadresse sind jeweils mit einer Und-Vergleichseinrichtung ver- bunden. Auf diese Weise kann in einfacher Form festgestellt werden, ob bereits die Anzahl k-1 Fehleradressen pro Reihe oder pro Spalte abgespeichert wurden.
Die Datenmenge der Fehleradressen wird vorzugsweise in der Weise reduziert, dass
1. nur Adressblöcke und nicht einzelne Adressen betrachtet werden;
2. für eine Reihe oder eine Spalte nur die Anzahl k von Fehlerblockadressen abgespeichert werden, für die (k-1) Ersatzspaltenblöcke oder Ersatzreihenblöcke zur Reparatur zur Verfügung stehen.
Sind mehr als (k-1) defekte Reihenblöcke pro Spalte bzw. Spaltenblöcke pro Reihe vorhanden, dann wird das defekte Speicherelement durch einen Ersatzspaltenblock bzw. einen Ersatzreihenblock repariert.
Für die weitere Fehlerauswertung ist nicht wichtig zu wissen, dass mehr als k fehlerhafte Reihenblöcke oder Spaltenblöcke pro Spalte bzw. pro Reihe vorhanden sind, so dass nur die
Adressen von k fehlerhaften Reihenblöcken oder Spaltenblöcken abgespeichert werden, um entscheiden zukönnen, ob die Reparatur mittels eines Ersatzreihenblocks oder eines Ersatz- spaltenblocks zu erfolgen hat.
Die Erfindung wurde am Beispiel einer Bankadresse, Reihenadresse und Spaltenadresse beschrieben. Im einfachsten Fall kann die Überprüfung der Fehleradressen mit nur einer Adresse erfolgen. Bei einer spaltenweisen Überprüfung des Halbleiter- Speichers reicht die Spaltenadresse und bei einer zeilenweisen Überprüfung die Zeilenadresse aus. Die Anzahl der k in Serie geschalteten Speicherreihen kann je nach Anwendung individuell gewählt werden. Anstelle der in dem Ausführungsbeispiel beschriebenen Anordnung kann auch eine andere Aufteilung der Funktionen zwischen den einzelnen Bauteilen gewählt werden. Außerdem ist auch eine Realisierung mit Hilfe von Programmen, mit denen die Funktionen der dargestellten Bausteine realisiert wird, möglich.
Als Bauelement wurde in dem beschriebenen Ausführungsbeispiel ein Halbleiterspeicher beschrieben, wobei jedoch die Erfin- düng auf alle Arten von Speicherbauelementen anwendbar ist, bei denen eine Reduzierung der abgespeicherten Fehleradressen gewünscht wird.

Claims

Patentansprüche
1. Verfahren zum Verarbeiten von Adressen fehlerhafter Elemente eines Speicherbauelementes mit folgenden Schritten: a. Ein Speicherbauelement wird auf eine korrekte Funktionsweise mit einem vorgegebenen Prüfprogramm überprüft, b. wenn ein Element des Speicherbauelementes als fehler- haft erkannt wird, wird die Adresse des fehlerhaften
Elementes mit Fehleradressen von Elementen verglichen, die bereits als fehlerhaft erkannt wurden, c. stimmt die Adresse nicht mit einer der Fehleradressen überein, dann wird die Adresse als neue Fehleradresse abgespeichert, d. stimmt die Adresse mit einer der Fehleradressen überein, dann wird die neue Adresse nicht abgespeichert.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, a. dass die Adresse mit vorgegebenen Adressbereichen verglichen wird, b. dass die Adresse einem Adressbereich zugeordnet wird, und c. dass für das weitere Verfahren die Adresse des Adressbereiches verwendet wird, dem die Adresse zugeordnet wurde.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, a. dass die Adresse mit der Fehleradresse verglichen wird, die zuletzt als Fehleradresse abgespeichert wurde, b. dass eine vorgebbare Anzahl k von zuletzt abgespeicherten Fehleradressen miteinander verglichen werden, und dass c. bei Übereinstimmung der Adresse mit der zuletzt abgespeicherten Fehleradresse und d. bei Übereinstimmung der letzten (k) abgespeicherten Fehleradressen die Adresse nicht als Fehleradresse abgespeichert wird.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , dass als Adresse bei einem matrixförmigen Halbleiterspeicher eine Spaltenadresse oder eine Reihenadresse eines Speicherelementes verwendet wird.
5. Vorrichtung zum Verarbeiten von Adressen fehlerhafter Elemente, die von einer Testvorrichtung (1) ermittelt werden, a. mit einer Vergleichseinrichtung (6), die eine Spei- cheranordnung mit mehreren in Serie geschalteten
Speicherfeldern (58, 65, 77; 59, 66, 78; 60, 67, 79) aufweist, b. wobei eine neu ermittelte Adresse mit einer Adresse verglichen wird, die in einem ersten Speicherfeld (59, 60) abgelegt ist, c. wobei jeweils für zwei nacheinander geschaltete Speicherfelder (59, 66; 60, 67) eine Vergleichseinrichtung (68, 69, 70) vorgesehen ist, die die Adressen vergleicht, die in den zwei Speicherfeldern (59, 60) ab- gelegt sind, d. wobei die Vergleichseinrichtung (68, 69, 70) ein Auswertesignal an eine Auswerteeinheit (7) weitergibt, wenn die Adressen übereinstimmen, e. wobei die Auswerteeinheit (7) einen Befehl zum Ab- speichern der neuen Adresse in einen Fehlerspeicher
(49) und in das erste Speicherfeld (58, 59, 60) abgibt, f. wenn die neu ermittelte Adresse nicht mit der Adresse übereinstimmt, die im ersten Speicherfeld gespeichert ist.
6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die Vergleichseinrichtung (6) die bisher in dem ersten Speicherfeld (58, 59, 60) abgelegte Adresse in das zweite Speicherfeld (65, 66, 67) weiterschiebt, wenn die neu ermittelte Adresse in das erste Speicherfeld (58, 59, 60) eingeschrieben wird.
7. Vorrichtung nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass eine Anzahl k von seriell geschal- teten Speicherfeldern angeordnet ist, dass die bisher im (k-l)ten Speicherfeld abgelegte Adresse in das k-te Speicherfeld weitergeschoben wird, wenn die neu ermittelte Adresse in das erste Speicherfeld (58, 59, 60) eingelesen wird.
8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass die Auswerteeinheit (7) einen Befehl zum Abspeichern der neuen Adresse in einen Fehlerspeicher (4, 9) abgibt, wenn nicht in einer Anzahl k von aufeinander folgenden seriell geschalteten Speicherfeldern (59, 66, 78; 60, 67, 79) die gleichen Adressen abgespeichert sind.
9. Vorrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass eine Vorverarbeitungseinheit (5) vorgesehen ist, der die Adressen vor der Vergleichseinrichtung (6) zugeführt werden, dass die Vorverarbeitungseinheit (5) die Adressen mit vorgegebenen Adressbereichen vergleicht und einem Adressbereich zuordnet, und dass die Vorverarbeitungseinheit (5) an die Vergleichseinrichtung (6) die Adresse des Adressbereiches weitergibt, dem die Adresse zugeordnet wurde.
10. Vorrichtung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass eine Anzahl von k Speicherreihen (58, 59, 60; 65, 66, 67; 77, 78, 79) in Serie geschaltet sind, dass eine Speicherreihe jeweils drei Speicherfelder (58, 59, 60) aufweist, dass das erste Speicherfeld (58, 65, 77) für die Bankadresse, das zweite Speicherfeld (59, 66, 78) für die Reihenadresse und das dritte Speicherfeld (60, 67, 79) für die Spaltenadresse vorgesehen ist, dass die ersten Speicherfelder, die zweiten Speicher- feider und die dritten Speicherfelder der jeweiligen Speicherreihen in Serie geschalten sind, dass für jeweils zwei erste Speicherfelder (58, 65) eine Bankvergleichseinrichtung (61) vorgesehen ist, dass für je zwei zweite Speicherfelder (59, 66) eine Reihenvergleichseinrichtung (62) vorgesehen ist, dass für je zwei dritte Speicherfelder (60, 67) eine Spaltenvergleichseinrichtung (63) vorgesehen ist, dass alle 2 bis k-ten Bankvergleichseinrichtungen (61, 68, 80) mit einer Bankauswerteschaltung (71) verbunden sind, dass alle 2 bis k-ten Reihenvergleichseinrichtungen (66,
78) mit einer Reihenauswerteschaltung (72) verbunden sind, dass alle 2 bis k-ten Spaltenvergleichseinrichtungen (67, 79) mit einer Spaltenauswerteschaltung (73) verbunden sind, dass die Bank-, Reihen- und Spaltenauswerteschaltungen (71, 72, 73) mit einer Entscheidungsschaltung (7) verbunden sind.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7093171B2 (en) * 2002-04-03 2006-08-15 International Business Machines Corporation Flexible row redundancy system
US7734966B1 (en) * 2002-12-26 2010-06-08 Marvell International Ltd. Method and system for memory testing and test data reporting during memory testing
US8972649B2 (en) * 2012-10-05 2015-03-03 Microsoft Technology Licensing, Llc Writing memory blocks using codewords

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5909448A (en) * 1995-09-22 1999-06-01 Advantest Corporation Memory testing apparatus using a failure cell array
WO2001033572A1 (en) * 1999-11-02 2001-05-10 Infineon Technologies North America Corp. Efficient redundancy calculation system and method for various types of memory devices
EP1113362A2 (de) * 1999-12-29 2001-07-04 Infineon Technologies AG Integrierter Halbleiterspeicher mit einer Speichereinheit zum Speichern von Adressen fehlerhafter Speicherzellen

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0498342A (ja) * 1990-08-09 1992-03-31 Mitsubishi Electric Corp 半導体記憶装置
JP3425811B2 (ja) * 1994-09-28 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体メモリ
US5910921A (en) 1997-04-22 1999-06-08 Micron Technology, Inc. Self-test of a memory device
KR100269325B1 (ko) * 1997-11-11 2000-10-16 윤종용 정보기록장치의 불량 어드레스 검색방법 및 이를 제어하는 프로세서

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5909448A (en) * 1995-09-22 1999-06-01 Advantest Corporation Memory testing apparatus using a failure cell array
WO2001033572A1 (en) * 1999-11-02 2001-05-10 Infineon Technologies North America Corp. Efficient redundancy calculation system and method for various types of memory devices
EP1113362A2 (de) * 1999-12-29 2001-07-04 Infineon Technologies AG Integrierter Halbleiterspeicher mit einer Speichereinheit zum Speichern von Adressen fehlerhafter Speicherzellen

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BOSSE G P: "HIGH SPEED REDUNDANCY PROCESSOR", INTERNATIONAL TEST CONFERENCE, PROCEEDINGS OF THE INTERNATIONAL TEST CONFERENCE, SILVER SPRING, IEEE COMP. SOC. PRESS, US, vol. SYMP. 1984, 1 October 1984 (1984-10-01), pages 282 - 286, XP000746695 *

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US6505314B2 (en) 2003-01-07

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