531751 五、發明説明（1 ) 本發明涉及一種錯誤位址之處理方法及裝置，其例如 用在半導體記憶體之測試中。 每一種半導體模組在製成一種測試元件之後須檢測： 此製程是否正確地進行且此半導體模組是否具有正確 之功能例如，半導體記憶體中須對每一記憶胞檢測一種 正確之功能。在此種方法中，測試元件在一種矩陣式記 憶體中以行或之方式而優先設置，對每一行而言因此須 檢測全部之列且然後選取下一行，對此行再檢測所有之 歹u，或對一列而言檢測全部之行且隨後對下一列來檢測 所有之行。 若已辨認一種有缺陷之記憶胞，則其位址儲存在錯誤 記憶體中。特別是在矩陣式記憶體中存在很多記憶.胞， 則就錯誤位址之儲存而言須提供一種較大之記憶體陣 列。由於記憶體陣列通常設置在半導體模組上，則半導 體模組之記憶電容之一部份因此須用於錯誤之儲存。 本發明之目的是提供一種方法和裝置，藉此可使半導 體元件進行錯誤檢測日f所測得之錯誤位址之數目降 低。 此目的以申請專利範圍第1 5 5項之特徵來達成。 本發明之優點是：可節省記憶體空間且提供一種簡易 之方法及簡單構成之元件使即將儲存之錯誤位址數目 降低。 本發明之其它有利之形式描述在申請專利範圍各附 屬項中。 五、發明説明（2 ) 本發明以下將依據第i至4圖來詳述。圖式簡單 明： 。 第1圖錯誤位址之測定及儲存用之測試配置。 第2圖一種比較元件之構造。 第3圖一種計算單元之電路配置。 第4圖此計算單元之邏輯計算表。 第5圖半導體記憶體中之一種錯誤配置。 第1圖顯示一種測試元件，其經由資料輸入-和輸出 3 1之資料線2而連接至半導體元件3。經由資料線2 可與半導體元件3交換資料。測試元件1是與程式記 憶體92相連，此記憶體92中儲存各測試程式以檢測此 半導體元件3。此測試元件丨藉助於測試程式來檢測 半導體元件3之功能。半導體元件3具有一種錯誤記 憶體4，其中可儲存錯誤位址。此測試元件1經由第三 輸出端23而與第一輸入端_ 10相連，經由第四輸出端24 而與弟一 feu入纟而1 1相連，且以第十輸出端3 0而與計算 單兀7之第十一輸入端2 0相連。此外，此測試元件1 經由第五輸出端25,第八輸出端28及第九輸出端29而 分別與一種比較元件6之第十四輸入端3 6 ,第十七輸入 端3 9及第十八輸入端40相連。此測試元件1之第五 輸出端2 5另外連接至記憶單元8之第2 3個輸入端 5 3。此外，測試元件1之第6輸出端2 6及第7輸出端 2 7分別與預處理單元5之第1 3輸入端3 3及第1 2輸 入端3 2相連。 -4- 531751 五、發明説明（3 ) 預處理單元5具有第丨丨和第1 2輸出端3 4，3 5，其分 別與記憶單元8之第2 1及第22輸入端5 i，5 2相連。 此外，預處理單兀5具有第2 2和第2 3輸出端8 3，8 4，其 分別與比較元件6之第1 5和1 6輸入端3 7，3 8相連。 比較元件6具有第〗3，丨4，丨5，1 6，丨7，丨8，丨9和2 〇輸出 端42,43,44,45,46,47,48,49，其分別與計算單元7之第 3,第4,第5,第6,第7,第8,第9,和第1〇輸入端12，13， 14，15，16，17，18，相連。 計算單元7具有第一輸出端2丨，其是與比較元件6 之第.1 9輸入端4 1相連。此外，計算單元7具有第二輸 出端2 2，其是與記憶單元8之第2 0個輸入端5 0相連。 記憶單兀8具有第2 1個輸出端5 4，其是與外部錯誤記 憶體9之第一寫入輸入端3 5相連或與錯誤記憶體*之 第一*馬入輸入纟而56相連。 --…—11曹之曹試配曹之—作甩方式—說―明—如T龙 體9 2中儲存多種測試方法，藉此使測試元件1可檢測 此半導體元件3之正確久作用方式。此半導體元件3 是一種矩陣式之半導體記憶體，其記憶元件是由測試元 件1所檢測。一種矩陣形式之半導體記憶體具有多個 記憶排（bank),其以矩陣形式構成，其中各別之記憶元件 可以列位址和行位址分別經由列線和行線來定址。此 測試元件1使用二種不同之設計方式。在第一種方式 中此測試元件選取此半導體記憶體之列線目對此條列 線檢測所有與列線相連之行線。在此種方式中，資料 531751 五、發明説明（4 ) ROW設定在1且經由第三輸出端23而進一步傳送至 計算單元7之第一輸入端1 0。此外，此資料COL設定 在〇且經由第四輸出端2 4而傳送至計算單元7之第 二輸入端1 1。資料COL是0時指出：不是以行之方式 來檢測此記憶元件。資料ROW是1時指出：以列之方 式來檢測此記憶元件。 此測試元件1另外經由第5輸出端2 5而發出此測試 所選取之排位址B A至比較元件6之第1 4輸入端3 6 且經由第2 3輸入端5 3而至儲存單元8。排位址指出： 哪一個記憶排已被檢測。此外，即將檢測之記憶元件用 之測試元件1使列位址RA及行位址SA經由第6和第 7輸出端2 6,27而發送至該預處理單元5之第13和第 1 2輸入端3 3，3 2。 - 此外，此測試元件1經由第8輸出端2 8而使有效位 …元發送—至—比—較‘元件—6 —之第一 1 7輸-入端-3 9。此有效位元-持續地設定在1。 此外，此測試元件1經由第9輸出端2 9而使重置信 號發送至比較元件6之第1 8輸入端4 0。此重置信號 通常是〇且在模組測試開始時有一次設置至1，以便在 測試開始時使處理單元6中之全部資訊被拭除。 若此測試元件1辨認出一種有錯誤之記憶元件，則此 測試元件1使錯誤位元FB設定至値1且使此値經由 第1 〇輸出端3 0而發送至計算單元7之第1 1輸入端 20 ° 五、發明説明（5 ) 預處理單元5藉由預設之列方塊及行方塊來檢測該 列位址R A及行位址S A。以此種方式可測得列方塊及 行方塊（其中存在所屬之列位址RA或行位址SA)。列 方塊和行方塊表示列線或行線之相鄰地配置在半導體 記憶體上之數目，其在半導體記憶體修復時可完全修 復。例如，通常1 〇列或1 〇行組合成一個列方塊或行方 塊。記憶體陣列由記憶胞之相垂直之各列及各行所構 成。在有缺陷時，藉由多個上下重疊之列或相鄰配置之 行所形成之方塊之替換來達成修復之目的。大小是1 之列方塊是一種列。大小是1之行方塊是一種行。方 塊之大小之決定是在記憶體設計時達成且決定了一種 有缺陷之記憶體陣列之修復可能性。若此記憶體分佈 在不大之可取代之列方塊及行方塊中，則這樣可簡化該 修復方法。在劃分成許多較小之方塊時，可提高該修復 方法之彈Ί生，但同時使I言路之複雜—性提高一。… … 當列數或行數（其組合成列方塊或行方塊）是2之乘 方時，則列方塊或行方塊之位址在最簡單之情況中只由 列位址或行位址之較高値之位元所構成，而較低値之位 址位元決定了列方塊或行方塊中該列或該行之位置。 已顯示之情況是：當發生錯誤時，此種錯誤在矩陣式 陣列中以較大之槪率發生在相鄰或相重疊之方塊中。 在半導體記憶體修復時通常須修復列方塊或行方塊。 若在一種列位址或行位址中已由測試元件1辨認一種 錯誤時，則一種預定之k列位址或k行位址在修復時取 531751 五、發明説明（6 ) 代各有缺陷之列位址或行位址。因此，對多個位於列方 塊或行方塊中之有缺陷之記憶元件而言只儲存一個錯 誤位址（即，待修復之記憶方塊或行方塊中者）時對錯誤 記憶體中之資訊即已足夠。以此種方式可節省記憶體 空間。 預處理單元5經由第1 1和第1 2輸出端3 4，3 5而使 記憶體方塊及/或行方塊顯示至儲存單元8之第2 1及 第2 2輸入端5 1，5 2，行位址或列位址位於行方塊或列方 塊中，此種位址可辨認該有缺陷之記憶元件。預處理單 元5同樣經由第22及第23輸出端83，84而使行方塊 及/或列方塊（其中存在此種被辨認爲有缺陷之記憶元 件之列位址或行位址）之位址傳送至比較元件6之第 1 5和1 6輸入端3 7，3 8。 比較元件6之構造顯示在第2圖中。比較元件6具 -_有第一―値1己—憶-體17,第―一排-(b-a-nlO記-懷體-陣-列58,叢 列記憶體陣列5 9及第一行記憶體陣列6 0。此外，設有 第一位址-比較元件61，第二位址-比較元件62及第三 位址-比較元件6 3。第一位址比較元件6 1是與第一排 記憶體陣列5 8之輸入端及輸出端相連。第二位址比較 元件62是與第一列記憶體陣列5 9之輸入端及輸出端 相連。第三位址比較元件63是與第一行記憶體陣列 6 0之輸入端及輸出端相連。第一，第二和第三位址比較 元件6 1，6 2，6 3使新寫入第一排記憶體陣列或第一列記 憶體陣列或第一行記憶體陣列中之位址可與此種由第 531751 五、發明説明（7 ) ' 一排記憶體陣列或第一列記憶體陣列或第一行記憶體 陣列中讀出之位址相比較且若二個相對應之位址相一 致時，則該排，列和行別測得1値；若相對應之二個位址 不同，則比較後所得之値是〇。經由輸出端而由第一排 記憶體陣列5 8，第一列記憶體陣列5 9及第一行記憶體 陣列6 0讀出之位址可表示一種有缺陷之記憶元件之位 址，其最後是由測試元件1測得。第一，第二和第三位 址比較元件61，62,6 3使已測得之値經由第15,第17或 第19輸出端44,46,48而傳送至計算單元7。第一値記 憶體57(其中儲存第一有效位元VB1)之値爲1時指出： 新的排位址，列位址和行位址與第一排-，第一列-和第一 行記憶體陣列5 8,5 9,6 0中之有效錯誤位址之比較已完 成。若第一値記憶體之値VB1等於0,則第一排-第一 列-和第一行記憶體陣列5 8，5 9和6 0中有效位址不存 一…~在。這甚處1里元件飞中—之所有資—訊都已拭—除之—後直接 開始測試此模組時即屬此種情況。 此處理元件6另外可支配第二値記憶體64,第二排 記憶餅陣列65，第二列記憶體陣列66及第三行記憶體 陣列67。第一値記憶體57是與第二値記憶體64相連， 第一排記憶餅陣列5 8是與第二排記憶體陣列6 5相連， 第一列記憶體陣列59是與第二列記憶體陣列66相連， 且第一行記憶體陣列60是與第二行記憶體陣列67相 連。此外，設有第4,第5和第6位址比較元件 6 8，69,7 0。第4位址比較元件68是與第二排記憶餅陣 531751 五、發明説明（8 ) 列65之輸入端及輸出端相連，第5位址比較元件69是 與第二列記憶體陣列66之輸入端及輸出端相連，第六 位址比較元件7 0是與第二行記憶體陣列6 7之輸入-及 輸出端相連。第4，第5和第6位址比較元件6 8，6 9，7 0 依據第一，第二和第三位址比較元件6 1，6 2，6 3之操作方 式來操作。第4位址比較元件6 8之輸出信號傳送至第 一及（AND)比較元件7 1，第5位址比較元件69之輸出 信號送至第二及比較元件72,第6位址比較元件7〇之 輸出信號傳送至第三及比較元件7 3。 總之，設有k個値記憶體，k個排記憶體陣列，k個列記 憶陣列及k個行記憶體陣列，其在第2圖中以點之形式 表示。這些k個値記憶體，k個排記憶體陣列，k個列記 憶體陣列及k個行記憶體陣列是以串聯記憶體鏈 (c h a i η )之形式互相耦I合。 _比較— 元—件—6 —之―記-憶售_之配-置是以15憶-體列-之形式構― 成，其中一種値記憶體，排記憶體陣列，列記憶體陣列及 行記憶體陣列分別屬於一種記憶體列。此外，每一記憶 體列都設有一種計算配置，其中每一排記憶體陣列，列 記憶體陣列及行記憶體陣列分別設有一種及（AND)比 較元件。記憶體列和計算配置是一種處理列。在比較 元件6中設置k個處理列。 爲了說明之故，只顯示二個第一處理列及最後之第k 個處理列。 第k個處理列具有：第k個値記憶體76,第k個排記 -10- 531751 五、發明説明（9 ) 憶體陣列7 7，第k個列記憶體陣列7 8及第k個行記憶 體陣列7 9。第7位址比較件8 0是與第k個排記憶體 陣列7 7之輸入端及輸出端相連，第8位址比較元件8 1 是與第k個記憶體陣列7 8之輸入端及輸出端相連，第9 位址比較元件8 2是與第k行記憶體陣列7 9之輸入端 及輸出端相連。第7,第8及第9位址比較元件 8 0,8 1,8 2之作用方式是與第1，第2和第3位址比較元 件61，62,6 3相同。第7,第8及第9位址比較元件 80，81，82之輸出値傳送至第1或第2或第3及（AND) 比較元件71，72,73。 未顯示之記憶體列之位址比較元件同樣連至第1至 第2或第3及比較元件71，72,73。 及（AND)比較元件71，72,7 3之作用方式如下：若全部 之輸入端都是1時，則發出1作爲輸出信號，否則輸出 —…晋翳是σ。 _ … ----------- 一 --------- 第1及比較元件7 1之輸出信號B E r (其稱爲排計算 信號）經由第1 6輸出端4 5而發送至第6輸入端1 5，第 二及比較元件72之輸出信號RER(其稱爲列計算信號） 經由第18輸出端47而發送至第8輸入端17,第3及比 較元件之輸出信號C E r (其稱爲行計算信號）經由第2 〇 輸出端49而發送至計算單元7之第1〇輸入端19。 第1値記憶體5 7之輸出端經由第1 3輸出端4 2而與 I十算單兀7之桌二輸入端1 2相連。以此種方式使第一 有效位元V B 1之値繼續傳送至計算單元7。 -11- 531751 五、發明説明（1G ) 、第1 8輸入端4 0 (經此而傳送該重置信號），第1 9輸入 端4 1 (經此而傳送該負載信號）是與每一値記憶體 5 7,64,76,每一排記憶體陣列5 8,6 5，7 7,每一列記憶體陣 列5 9,66,7 8及每一行記憶體陣列60,6 7,69相連。以此 種方式可藉由重置信號使値記憶體，排記憶體陣列，列 記憶體陣列及行記憶體陣列之內容被拭除。此外，經由 負載信號，可使第八個記憶體列之第η個値記憶體，第η 個排記憶體陣列，第η個列記憶體陣列及第η個行記憶 體陣列中之値傳送至第U+ 1 )個列記憶體之第η+ 1個値 記憶體，第η + 1個排記憶體陣列，第η + 1個記憶體陣列 或第n + 1個行記憶體陣列中。該負載信號由計算單元 7經由第一輸出端2 1而傳送至比較元件6之第1 9輸 入端4 1。若此負載信號具有値1，則新位址寫入第一排 記憶體陣列，第一列記憶體陣列及第一行記憶體陣列 -------中。此外―，第—二—値記—憶―體5 7 —中—所存之値是Τ。―第—η - Γ個 排記憶體陣歹ii，第η· 1個列記憶體陣列，第η- 1個行記憶 體陣列及第η - 1個値記憶體之位址都寫入第η個排記1 憶體陣列，第η個列記憶體陣列或第η個行記憶體陣列 或第η個値記憶體中。 2至第k個値記憶體6 4，7 6是與第1 4及-（A N D )比較 元件7 5相連。第4及-比較元件7 5之作用方式是與第 一及-比較元件7 1相同。第4及-比較元件7 5經由第 1 4輸出端4 3而發出1作爲輸出信號，若全部之2至第 k個値記憶體6 4,7 6都具有値1時，否則第4及-比較元 -12- 531751 五、發明説明（11 ) 件75發出0値。第4及-比較元件75之輸出是與計算 單元7之第4輸入端13相連。値記憶體64,7 6具有1 値，若排記憶體陣歹!J，列記憶體陣列和行記憶體陣列用 之記憶體列中分別存在一種位址時。 第2圖之作用如下：全部之値記億餅之內容在測試開 始時設定成”〇”，以便顯示：排位址，行方塊位址及列方塊 位址之所屬之記憶體仍未包含有效之資料。只要一種 錯誤位址（由排位址，行方塊位址及列方塊位址所構成） 由位址記億體所接收，則使” 1 ”寫入相對應之値記憶體 中且煩2示：位址比較之結果是有效的。此測試元件1 在辨認一種有缺陷之記憶元件之後發生一種錯誤位元 F B至計算單元7之第1 1輸入端2 0。此測試元件1另 外使有缺陷之記憶元件之列位址及行位址發送至預處 理單元5。此預處理單元5測得一種已減小之列位址 瓦/或=種已―減小—之行位1;其用來—表元行方_塊—或列方一 塊（其中存在缺陷之記憶元件），且這些位址繼續傳送至 第一列記憶體陣列5 9之輸入端或傳送至第一行記憶體 陣列6 0之輸入端。此外，此測試元件1發出該排位址 B A(其中存在該有缺陷之記憶元件）至第一排記憶體陣 列陣列5 8之輸入端。比較元件6之第一値記憶體5 7 中之第一有效値V B 1同時藉由固定値1之接收而設定 至1，此種固定値· 1施加至其輸入端。 第一位址比較元件6 1使新的排位址（其應寫入第一 排記憶體陣列5 8中）可與目前指存在第一排記憶體陣 -13 - 531751 五、發明説明（12 ) 列5 8中之排位址相比較。若這些位址相符合，則1若 這些位址不同，則〇繼續傳送至計算單元7作爲排値 BE 1。第二位址比較元件62使新寫入至第一列記憶體 陣列5 9中之位址可與目前儲存在第一列記憶體陣列
5 9中之位址相比較。若此二個位址相同，則1傳送至計 算單元7作爲列値RE 1。若此二個位址不同，則〇傳送 至計算單元7作爲列値RE 1。 第三位址比較元件6 3使新寫入第一行記憶體陣列 6 〇中之位址可與目前儲存在第一行記憶體陣列6 0中 之位址相比較。若此種比較結果顯示此二個位址相同， 則1發送至第三位址比較元件63，否則0發送至計算單 元7作爲行値C E 1。
目前儲存在第一値記憶體5 7，第一行記憶體陣列5 8 5 第一列記憶體陣列5 9及第一行記憶體陣列6 0中之位 址分—別施加—至第—二値記—億體—— 6—4—，—第—二-排—記憶體1車-列-6 5，— 第二列記憶體陣列6 6和第二行記憶體陣列6 7之輸入 端。 第4，第5和第6位址比較元件6 8 5 6 9，7 0依據第一記 憶體列而算出第二排記憶體陣列，第二列記憶體陣列6 6 或第二行記憶體陣列6 7，且使結果發送至第1，第2和 第3及（AND)-比較元件7 1，7 2,7 3。 同樣地，第k個値記憶體76,第k個排記憶體陣列77, 第k個列記憶體陣列7 8及第k個行記憶體陣列7 9中 之資料藉由第7,第8和第9位址比較元件80,81，82來 -14- 531751 五、發明説明（13 ) 計算且使第7，第8和第9位址比較元件之結果續發送 至第1，第2和第3及-比較元件71，72,73。 所有2至第k個記憶體列都以上述方式操作。 同樣地，第2至k個値記憶體64,76由第4及-比較 元件7 5所計算且結果繼續傳送至計算單元7作爲値_ 位元-信號V B R。 第一及-比較元件之輸出信號稱爲排計算信號B E R， 第二列計算信號B E R，第三及-比較元件之輸出信號稱 爲行選擇信號CER。 第1圖是計算單元7之構造，其包含第一和第二或 (OR)閘8 5，88。計算單元7另有第一，第二，第三和第四 及（AND)閘8 6,8 7,8 9,9 1。此外，設有第一和第二反相器 9 0,9 3。第1 1輸入端20(其傳送此錯誤位元FB用之信 號）直接與第二或閘88相連。第3輸入端12(其傳送第 ……二有效—位元1B-厂用-之1言號)-是-_與-第-一及-AND)閘-8 6;第― 二及閘8 7，第三及閘8 9及第四及閘9 1相連。第5輸入 端14(其傳送此排値BE1用之信號）連接至第一，第二， 第三和第四及閘8 6,8 7,8 9,9 1。第7輸入端16(其送此 列値RE 1用之信號）連接至第3及閘8 9。第9輸入端 1 8 (其傳送此値CE1用之信號）連接至第二及閘87。第 4輸入端13(其傳送該値位元信號）連接至第1，第2和 第3及閘8 6,8 7,8 9。第6輸入端15(其傳送該排計算信 號BEr)連接至第1，第2,和第3及閘8 6,8 7,8 9。 第8輸入端17(其傳送該列計算信號RE〇經由第二 -15- 531751 五、發明説明（14 ) 反相器93而連至第一或閘85及第四及閘91。第1〇 輸入端19(其傳送該行計算信號CEr)連接至第1，第2 和第4及閘8 6，8 7，9 1。第一輸入端1 〇 (其傳送該列資訊 ROW)連接至第一或閘，經由第二反相器93而連接至第 一及閘8 6且經由第二反相器9 3而連至第二及閘8 7。 第二輸入端1 1 (其傳送該行資訊C ο 1 )經由第二反相器 93而連至第一或閘85且連至第一和第二及閘8 6,8 7。 第一或閘8 5之輸出信號經由第二反相器9 3而與第 一及閘86相連且經由另一第二反相器93而與第三及. 閘8 9相連。 弟1，弟2,弟3和弟4及鬧86,87,89,91之輸出端分 別傳送至第二或閘8 8之輸入端。第二或閘8 8之輸出 信號傳送至第一反相器9 0之輸入端。第一反相器9 0 之輸出信號是與第一和第二輸出端2 1 ,2 2相連。第一 輸出端2 1之信號稱爲錯誤位元1 _第：1輸—出端2 2之信— 5虎稱爲”負載”。 5十舁卓兀7之進較切換功能（其顯不在第3圖中）對 應於以下之邏輯功能： 此種切換功能以下述之輔助信號η 0 a及n 〇 b來說明： 失效（fail)位元=負載=n0a nOa = (VBlABElAVBrABErACEi.八 ro"w AiT〇b) V (VBlABElACElAVBrABErACErA Λ c ο 1) V (VB1ABE1ARE1ΛVBrΛBErΛη 0 b )
V (VB1ΛΒΕ1ARE1ACE1)v FB -16- 531751 五 '發明説明（15 ) nOb = colv rowv Rer 第4圖是第3圖之電路配置之功能表。第4圖中只 載入這些信號（其値對判斷而言是有意義的）之値。〇或 1不存在只說明：這些値是沒有意義的。依據不同之信 號狀態（其以號碼表示在此圖之左側，其是依據第3圖 之電路配置中一種半導體之錯誤狀態而產生）來描述本 發明之電路配置之作用方式。以下將依據第3圖中各 別之信號狀態來描述：在信號狀態1時，此測試元件1 之錯誤位兀（F B)具有0値。因此，此錯誤位兀表示：由測 試元件1重新傳送之位址不是錯位址。此種新位址因 此不寫入第一排記憶體陣列5 8 ,第一列記憶體陣列5 9 及第一行記憶體陣列60中，因爲此計算單元7經由第 一輸出端21而發出信號Load = 0。此外，計算單元7經 由第二輸出2 2而發出邏輯0，其顯示：此種位址不是錯 …謨位址。 " — — 第二位址（其在信號狀態2時由測試元件1繼續送至 比較元件6及計算單元7)是一種錯誤位址，因爲此錯誤 位元中之値是1。有效位元1 VB 1之値是0時表示：目 前仍未有一些有效之錯誤位址存於第一排記憶體陣列. 5 8,第一列記憶體陣列59及第一行記憶體陣列60中。 計算陣列（其包含第k個排記憶體陣歹U，第k個列記憶 體陣列及第k個行記憶體陣列）中之位址移動至第k+ 1 個位址陣列（其包含第k+ 1個排記憶體陣列，第k+ 1個 列記憶體陣列及第k+ 1個行記憶體陣列）中。然後使新 -17- 531751 五、發明説明（16 ) 位址寫入第一排記憶體陣列，第二列記憶體陣列及第一 行記憶體陣列5 8，5 9，6 0中。同時此計算單元7經由第 二輸入端2 2而發出一種値是1之失效位元，使記憶單 元8獲得此種指示：此種位址是一種錯誤位址。記憶單 元8使此位址儲存在外部之錯誤記憶體9中。 在狀態3，新傳送之位址又表示一種錯誤位址且在第 一位址陣列（其包含第一排記憶體陣列5 8，第一列記憶 體陣列5 9及第一行記憶體陣列60)中儲存有效之錯誤 位址（VB 1 = 1)。但由於排値BE1具有〇値，這表示：各錯 誤位址配置在不同之排中。新位址因此在第一位址陣 列（Load=l )中被接收且由計算單7繼續傳送至記憶單 元8成爲錯誤位址（失效位元=1 )。同時，目前儲存在第 一位址陣列中之錯誤位址繼續移動至第二位址陣列中， 其中第二位址陣列包含第二排記憶體陣列65,第二列記 …憶體陣列_ 6 6及第二行記億體陣列67。 ---------- 記憶單元8在接收一種計算單元7之失效位元信號 (其値是i時表示外部之錯誤記憶體9中有一種錯誤位 址）時儲存此種由測試元件1所新傳送之位址。外部之 錯誤記憶體9在檢測此半導體模組之後具有這些有缺 陷之記憶胞之全部位址。 在狀態4時，此種由比較元件6之測試元件1新傳送 之位址是一種錯誤位址。此錯誤位址是與先前寫入第 一位址陣列中之錯誤位址（BE 1 = 1)處於相同之記憶排 中。但有缺陷之各記憶胞處於不同之列方塊和行方塊 -18- 531751 五、發明説明（17 ) (BE1=0，CE1=0)中。二個有缺陷之記憶胞因此不是以相 $ 同之取代方塊所修復。新的錯誤位址因此必須寫入該 比較元件6之第一位址陣列中（L 〇 a d = 1)且繼續傳送至 記憶單元8而成爲錯誤位址（失效位元==1)。 在儲存新的錯誤立址至第一位址陣列中之前，目前儲 存在第一位址陣列中之錯誤位址傳送至第二位址陣列 中，第二位址陣列包含第二排記憶體陣列6 5，第二列記 憶體陣列66及第二行記憶體陣列67。第k位址陣列 中所儲存之錯誤位址傳送至第k+ 1位址陣列中。 在狀態5時傳送一種新位址作爲錯誤位址（FB = 1)，此 種新位址與第一位址陣列中所儲存之錯誤位址是在相 同之排位址（BE 1 = 1)及相同之行方塊位址（CE1 = 1)中。 由於此比較元件6之記憶體陣列並未全部以有效之錯 誤位址塡入，則排-和行方塊位址相同之這些錯誤位址 : 並未超過1個。新的鮮誤位址因诋在第一—位址陣列申 被接收（Load=l)且繼續傳送至記憶單元8而成爲錯誤 位址（失效位元=1)。目前儲存在第一位址陣列中之錯 誤位址傳送至第二位址陣列且目前儲存在第二位址陣 列中之錯誤位址傳送至第三位址陣列中。全部之錯誤 位址以相同之方式處理，這些位址儲存在比較元件6之 位址陣列之一之中。 在狀態6中新的位址又是一種錯誤位址且比較元件 6之全部之記憶體陣列中以有效之錯誤位址塡入 (VB = l，VBr=l)。但所有儲存之錯誤位址之排位址位於 -19- 531751 五、發明説明（]8 ) 不同之記憶排（BEr = 0)中。因此，其不是k個錯誤位址 (其表示k個記憶胞，其可由一種共同之列方塊互換式 行方塊互換所修復。新的錯誤位址因此又傳送至記憶 單元8成爲錯誤位址（失效位元=1)且在比較元件6之 第一位址陣列中被接收（L ◦ a d = 1)。目前儲存在位址陣 列中之記憶體位址同時又移動一個位址陣列。 在狀態7中，新位址（其由比較元件6之測試元件1 送出）又是一種錯誤位址（FB = 1)。此種新的錯誤位址及 儲存在比較元件6之位址陣列中之全部之錯誤位址表 示多個有缺陷之記憶胞，其位於相同之記憶排 (VBl = l，VBr=l)中。但儲存在比較元件6之位址陣列中 之錯誤位址之全部之行方塊位址或全部之列方塊位址 都與新的錯誤位址之行方塊位址或列方塊位址不相同 (REi* = 0，CEi: = 0)。新的錯誤位址寫入此比較元件6之第 一位址+瘅列中。此新的錯誤位址同畤繼續傳送至記憶 單元8而成爲待儲存之位址。 在狀態8中新傳送之位址又是一種錯誤位址。儲存 在比較元件6之記憶體陣列中之全部之錯誤位址之排 位址和行方塊位址是與新的錯誤位址之排位址和行方 塊位址相一致（BEl = l，BEr=l，CEl = l,CEr=l)。但在處理 各錯誤位址時須選取一種操作模式，其中不須進行一種 位址減少（row=l，C〇U〇)。新的錯誤位址因此與先前之 錯誤位址是不一致”無關而儲存在比較元件6之第一位 址陣列中且由記憶單元8存放在外部之錯誤記憶體9 -20- 531751 五、發明説明（19 ) 中成爲錯誤位址（失效位元:z 1 , L 〇 a d = 1)。 在狀態9中，新的位址是錯誤之位址。儲存在比較元 件6之記憶體陣列中之全部之錯誤之位址之排位址及 行方塊位址是與新的錯誤位址之排位址及行方塊位址 相一致（BEl = l，BEr=i，CEl：=l,CEr=l)。須選取行方塊位 址檢測法作爲操作模式（r 〇 w = 0，c ο 1 = 1 )。須辨認此計算 單元7，使可測得一行之錯誤位址之數目k且使新的錯 誤位址不再傳送至記憶單元8且不寫入此比較元件6 之第一位址陣列中（L 〇 a d = 0，失效位元=〇 )。若一行中已 發現k個錯誤位址，則此行不可以多個取代列方塊來修 復，若只設有k- 1個取代列方塊時。因此，第k+ 1個錯誤 位址之儲存狀況可輕易地成爲一種有效之資訊。其結 果是以第k個錯誤地址來決定。使用一種取代行方塊 作爲修復用。 在狀德1 〇時，新位址_又—是一種錯誤位址_。選取此種-方式（其中此測試元件1保持此列且在此列之後檢測一 列中全部之行位址）作爲操作模式（row= 1 )。因此須比 較：新的錯誤位址之列方塊位址是否與儲存在比較元件 6之位址陣列中之全邰之錯誤位址之排位址及列方塊 位址相一致。但這在此種錯誤位址（其儲存在第一位址 陣列中）時不是此種情況（R E 1 = 0)。因此，新的錯誤位址 須寫入第一位址陣列中且繼續發送至記憶單元8成爲 錯誤位址（失效位元=1，L 〇 a d = 1 )。 在狀態1 1時，由測試元件1傳送至比較元件6之位 -21- 531751 五、發明説明（2G ) 址又是一種錯誤位址（FB=1)。新的錯誤位址與目前儲 存在位址陣列中之全部之錯誤位址（BE 1 = 1，BEr=l)是在 相同之記憶排中。此外，新的錯誤位址所具有之行方塊 位址是與儲存在第一位址陣列中之錯誤位址（C E 1 = 1 )相 同，但列方塊位址（RE 1=0)不同。由於儲存在位址陣列 中之全部之錯誤位址之行方塊位址並不相同（CEr = 0)， 則錯誤位址減少此處亦不可能。新的錯誤地址寫入第 一位址陣列中且繼續傳送至記憶單元8成爲錯誤位址 (失效位元（Failbit) = l，Load=l)。 在狀態12時，新位址又是一種錯誤位址（FB = 1)。但 在測試元件1中須選取一種操作模式。其中不進行位 址之減少（r 〇 w = 0，c ο 1 = 0 )且新的錯誤位址不與第一位址 陣列中所儲存之位址相同。新的錯誤位址因此須寫入 第一位址陣列中且繼續傳至記憶單元8成爲錯誤位 址(F a i 1 b i t = 1，L· 〇 a d = 1 )。 ---------------------- 在狀態3時，由測試元件1重新傳送之位址又是一種 錯誤位址（FB = 1)。新的錯誤位址之排位址及行方塊位 址是與儲存在比較元件6之位址陣列中之全部之錯誤 位址之排位址及行方塊位址相一致（CEl = l，CEr=l)且由 測試元件1選取一種行方塊位址比較方式作爲錯誤位 址檢測時所用之操作模式（1· 0 W = 0，C ο 1 = 1 )。 計算單元7辨認：k個錯誤位址已在一行中測得，新的 錯誤位址因此不傳送至記憶單元8且未寫入該比較元 件6之第一位址陣列中（Load = 0，Failbit = 0)。若一 ί了中 -22- 五 '發明説明（2]) 已發現k個錯誤位址，則此行不可再以多個取代列方塊 來修復。若只設有k - 1個取代列方塊。第k + 1個錯誤 位址之存情況因此可輕易地成爲有效資訊。其結果是 以第k個錯誤位址來決定。使用一種取代行方塊作爲 __________修復—用…。____________________ -..................— 一 … _________ …_ 在狀態1 4中，新位址是一種錯誤位址且此錯誤位址 之列方塊位址是與此錯誤位址（其儲存在比較元件6之 第一位址陣列中）之列方塊位址相一致。但由於操作模 式是以列方塊位址比較方式來選取（r 〇 w = 1 )，其中須確 定此列且此列之全部之行都在一種錯誤位址上檢測，則 新的錯誤位址繼續傳送至記憶單元8而成爲錯誤位址 (Failbit=l)且寫入第一位址陣列中（Load=l)。 在狀態1 5中，新的錯誤位址具有一種排位址是一種 列方塊位址，其是與第一位址陣列中所儲存之錯誤位址 ——之列方塊位址-及-排-位址相致(-1 ;REK )。_但-比較 元件6之全部之位址陣列並不是完全以有效之錯誤位 址塡入。新的錯誤位址因此寫入第一位址陣列中且繼 續傳送至記憶單元8成爲錯誤位址 (Failbit=l，Load=l)。 在狀態1 6時，由測試元件1新傳送之位址是一種錯 誤位址（FB = 1 )且比較元件6之全部之位址陣列中完全 以有效之錯誤位址塡入（ΒΕι· = 0)中。其因此不是k個錯 誤位址（其表示有缺陷之記憶胞，可由一種共同之列方 塊交換或行方塊交換所修復）。新的錯誤位址因此須寫 -23- 531751 五、發明説明（22 ) 入第一位址陣列中（Failbit=l)且繼續傳送至記憶單元8 成爲錯誤位址。 在狀態1 7時，新傳送之位址又是一種錯誤位址。新 的錯誤位址及儲存在比較元件6之位址陣列中之全部
-------------之錯誤位址-表示-有缺-陷之記-憶胞-，其配置-在相同之-B 排（¥81 = 1，：81-1)中。但處理單元之記憶體中所儲存之 錯誤位址之全部之記憶體位址或列方塊位址相一致 (REr = 0，CEr = 0)。新的錯誤位址因此寫入第一位址陣列 中且繼續傳送至記憶單元8成爲錯誤位址 (Failbit=l?Load=l) ° 在狀態1 8時，新的位址又是一種錯誤位址。儲存在 第一位址陣列中之錯誤位址之排位址及列方塊位址是 與新的錯誤位址之排位址及列方塊位址相一致 (B E 1 = 1 , RE 1 = 1 )。但新的錯誤位址之列方塊位址不與其 .....餘-儲存在第2 -至_ k個-位址-陣列中…之-錯-誤位址-之-列-方-塊- 位址相一致。新的錯誤位址因此繼續傳送至記憶單元 8成爲錯誤位置且儲存在第一位址陣列中 (Failbit=l，Load=l) 〇 在狀態1 9時，新位址是一'種錯誤位址（F B = 1 )。新位 址之排位址及列方塊位址是與儲存在比較元件6之位 址陣列中之全部之錯誤位址之排位址及列方塊位址相 一致（B E 1 = B E r = R E r = 1 )，但行（c 〇 1 u ηι n )檢測將中止 (ro w= 1 )。新的錯誤位址因此繼續傳送至記憶單元8成 爲錯誤位址且在處理單元之第一位址陣列中被接收 -24- 531751 五、發明説明（23 ) (Load=l，Failbit=l)。 在狀態20時，新的錯誤位址具有一種排位址及列方 丟位址，其是與儲存在比較元件6之位址陣列中之全部 之錯誤位址之排位址和列方塊位址相一致 (B E 1 = B ET=- R- E 1 = R E r = 1 )且起-始-一種列檢測…作—用—作爲操—— 作模式（r〇w=l)。 計算單元辨認：已測得列方塊之k個錯誤位址，新的 錯誤位址因此不傳送至記憶單元8且不寫入該比較元 件6之第一位址陣列中（L〇ad = 0，Failbit = 0)。若已發現 列方塊之k個錯誤位址，則此行不可以各取代行方塊來 修復，若只設有（k-Ι)個取代行方塊時。第k+Ι個錯誤位 址之儲存狀況因此可輕易地成爲有效資訊。其結果以 第k個錯誤位址來決定。使用一種取代列方塊作爲修 復用。 —…在狀態2 V蒔V新—的—錯—誤位—ST具有一種首位址-及列-方-塊位址，其是與儲存在比較元件6之位址陣列中之全部 之錯誤位址之排位址及列方塊位址，相一致 (REl=BEr = REl=REr=l) 〇但新的錯誤位址之行方塊位 址不與儲存在第一位址陣列中之錯誤位址之行方塊位 址相一致（CE 1 = 0)。由於起始一種行檢測作用（c〇l = 1) 作爲操作模式，其中須檢測一行中全部之列，則新的錯 誤位址須繼續傳送至記憶單元8成爲錯誤位址且儲存 在比較元件6之第一位址陣列中（Failbit=l，Land=l )。 在狀態2 2中時，新的錯誤位址在參考此，排位址及列 -25- 531751 五、發明説明（24 ) 方塊位址時是與比較元件6之位址陣列中所儲存之全 部之錯誤位址相一致。由於列比較作用已停止，則新的 錯誤位址繼續傳送至記憶單元8且寫入第一位址陣列 中（Failbit=l，Load=l) 0 在-狀—態—2 3-時新的錯-誤位址位在參-考-此，排位-址及歹U 方塊位址時是與比較元件6之位址陣列中所儲存之全 部之錯誤位址之排位址及列方塊位址相一致 (B E 1 = B E r = R E 1 = R E r = 1 )且另外起始一種列檢測作爲操 作模式（r 〇 w = 1 )。 計算單元7辨認：計算單元辨認··已測得列方塊之k 個錯誤位址，新的錯誤位址因此不傳送至記憶單元8且 不寫入該比較元件6之第一位址陣列中 (L〇ad = 0，Failbit = 0)。若已發現列方塊之k個錯誤位址， 則此行不可以各取代行方塊來修復，若只設有（k- 1 )個取 …-代行方—塊時—。—第-k +卜個-錯誤·位-址之-儲-存狀況因-此可輕… 易地成爲有效資訊。其結果以第k個錯誤位址來決 定。使用一種取代列方塊作爲修復用。 在狀態24時，新的錯誤位址就排位址及其方塊位址 而言是與比較元件6之位址陣列中所儲存之全部之錯 誤位址相一致（B E 1 = B E1. = R E 1 = R E i.= 1 )。但新的錯誤位 址就行方塊位址而言不與第一位址陣列中所儲存之錯 誤位址相一致（CE= 1 )。由於設有行檢測以測試此半導 體模組（clo = l)，其中對一行之全部之列進行檢測，則新 的錯誤位址須繼續傳送至記憶單元8成爲錯誤位址且 -26- 531751 五、發明説明（25 ) 儲存在第一位址陣列中（L 〇 a d二1，F a i 1 b i t = 1 )。 在狀態2 5時，新的錯誤位址是與第一位址陣列中所 儲存之錯誤位址相一致（BE1=CE1=RE1 = 1)。新的錯誤 位址因此不繼續傳送至記憶單元8且亦不儲存在比較 元件6之第一位址陣列中。這樣可確保：多個缺陷在同 樣由記憶體矩陣之列方塊及行方塊之交點所界定之區 域中可多次依序地被測得。 在先前之描述中，此種位址（其由測試元件1繼續傳 送至比較元件6而成爲新位址·）稱爲新的鍺誤位址。依 據本實施形式，這些位址可參考行位址及列位址而以完 整之位址來處理或在使用該預處理單元5時，則亦可使 用該有缺陷之記憶胞之列方塊位址及/或行方塊位址。 藉由使用列方塊位址及/或行方塊位址，則可使這些待 儲存之即將繼續處理之資料進一步減少。列方塊位址 及—/或行方塊-位-址-之-減-少可在-不損耗-資訊—之」丨青-況下進行_ 這是因爲在修復一種有缺陷之記憶胞時可修復許多個 列方塊或行方塊形式之記憶胞。該記憶單元8使每一 新的已通知之位址儲存在外部之錯誤記憶體9中。 第5圖是8x8記憶胞之記憶體陣列，其中2列及2 行分別形成一個列方塊或行方塊。此外，在記憶體模組 中設有備用之行1和2及備用之列1和2因此，設有備 用之行方塊和備用之列方塊以修復有缺陷之記憶胞。 第5圖中，在行5及列1中以及列2分別配置一種有缺 陷之記憶胞。此外，在行8及列1以及列3中配置一個 -27- 531751 五、發明説明（26 ) 有缺陷之記憶胞。第5圖顯示一種記憶體模組之記憶 體。本發明之方法不只在操作模式（此時須檢測一行中 所有之列（1.〇〜=1，〇〇1=1)中使行位址可與比較元件6中 所儲存之錯誤位址相比較，而且使新的位址之列位址亦 可與第一位址陣列中所儲存之錯誤位址之列位址相比 較。若排位址，列方塊位址及行方塊位址相一致，則此 錯誤位址不被接收成新的錯誤位址（第4圖之功能表之 狀態25)。有缺陷之各記憶胞在行5,列1及列2(其具 有相同之列方塊位址及行方塊位址）中不會多次地在比 較元件6之位址陣列中被接收。因此不會被計算二 次。第5圖中所示之記憶排之檢測因此產生以下結果： 有缺陷之記憶胞之修復可以一種取代列方塊或一種取 代行方塊來達成；在所示之實施例中（其中只設有一種 取代列方塊及取代行方塊），比較元件6之位址陣列之 數目k限制成2。 · 若此記憶排之檢測結果是：需要大於1個之取代行方 塊或取代列方塊來修復此記憶排，則此記憶排之修復是 不可能的。 計算單元7發出一種錯誤位元（Failbit)至記憶單元8 或至比較單元6且發出一種負載信號至記憶單元8,若 1 .此測g式兀件通知一種錯誤位元F B且目前無資料儲 存在比較元件6之記憶體配置中。此種狀態由第一有 效位元之値VB 1 =0來表示。此種狀態例如對應於表中 之第二列。 -28· 531751 五、發明説明（27 ) 2.第一記憶列已被佔用（VB1 = 1)且與排位址（BE1 = 1) 相一致，但列位址（RE 1)與行位址（CE1)都與目前儲存在 第一記憶列中之錯誤位址不一致。 若錯誤位址之數目較修復時所用之k個取代方塊之 數目還多，則整個行都須被取代。”此行必須被取代”此 種資訊須儲存，使一行而言可儲存k個錯誤位址。在此 種情況中，修復方塊之數目是k-1。 本發明之優點是：設有一種具有記憶列之記憶體配置， 各記憶列串聯相接。一記憶列包含一種位址陣列之全 部之位址。此外，就排位址，列位址及行位址而言分別 設有一個記憶體陣列。每一排記憶體陣列，列記憶體陣 列及行記憶體陣列都設有一種位址比較元件。另須檢 測：相同之排位址中是否已發現一種預定數目之k個列 位址或行位址而成爲錯誤位址。若情況如此，則不發出 任何錯誤位元。 排位址，列位址或行位址用之第2至第k個記憶列之 位址比較元件分別與一種及（AND)比較元件相連。以 此種方式可以較簡易之形式來決定：每一列或每一行中 是否已儲存k - 1個錯誤位址。 錯誤位址之資料量較佳是以下述方式減少： 1 ·只考慮位址方塊而不是考慮各別之位址； 2 . —列或一行中只儲存k個錯誤方塊位址，一列或一 行中可使用（k- 1)個取代行方塊或取代列方塊作爲修復 用。 -29- 531751 五、發明説明（28 ) 若每行中之有缺陷之列方塊過k- 1個或每列中之有 缺陷之行方塊超過k_ 1個，則有缺陷之記憶元件可由取 代行方塊或由取代列方塊所修復。
對其它之錯誤計算而言，以下是不重要的，即：每行或 每列中有缺陷之列方塊或行方塊之數目超過k個，因此 只儲存k個有缺陷之列方塊或行方塊，以便可決定：藉 由一種取代列方塊或取代行方塊所進行之修復是否必 須進行。
本發明以排位址，列位址和行位址來描述。在最簡單 之情況中各錯誤位址之檢測可只以一個位址來進行。 在半導體記憶體之以行方式所進行之檢測中此行位址 即已足夠，在以列方式進行之檢測中此列位址即已足 夠。k個串聯之記憶列之數目可依據應用來各別選 取。若不用本實施例中所述之配置，則亦可在各別組件 中選取這些功能之其它分配方式。此外，亦可藉助於程 式來達成，藉此可實現所示組件之各種功能。 在上述之實施例中描述一種半導體記憶體，但本發明 亦可用在所有形式之記憶體組件中，其中期望所儲存之 錯誤位址數目可降低。 符號說明 1…測試元件 2.. .資料線 3.. .半導體組件 4,9…錯誤記憶體 -30- 531751 五、發明説明（29 ) 5.. .預處理單元 6 ...比較元件 7.. .計算單元 8 ...記憶單元 10 〜20,32,33,36,37,38,39,40,41550,53·..輸入端 2 1，22,23,25,26,27,28,29,30534,35,42〜49,54,83584，...輸 出端 5 7,64,7 6...値記憶體 5 8，6 5,7 7.··排記憶體陣列 5 9,6 6,7 8...列記憶體陣列 60，6 7,7 9...行記憶體陣列 6 1，62,6 3,6 8,6 9,7 0...位址比較元件 7 1，72,7 3,7 5...及-比較元件 8 0,8 1,8 2...位址-比較元件 8 5,8 8...或閘 8 6,8 7,8 9,9 1 …及閘 9 0,9 3...反相器 -31-