JPH0989998A - 不良解析装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリーＩＣの不良救済の可否の判定を高速
化する。 【解決手段】 半導体試験装置でメモリーＩＣを試験
し、不良救済の可否の判定をするとき、論理比較器１４
からのフェイル信号と、パターン発生器１２からのフェ
イル取り込みアドレス信号とを受信し不良アドレスのみ
を記憶するフェイルセル１を、アドレスホールドレジス
タ３、アドレスコンパレータ５、および、コントローラ
８で構成し、このフェイルセル１を複数個、縦列接続し
たフェイルセルアレイ２を使用してフェイルマップ作成
のためのデーターを不良アドレスのみに限定して蓄積
し、フェイルセルアレイ２から演算部１５にデーターを
読みだす時間を短縮して、不良救済の可否の判定を高速
化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体試験装置に
おいて、メモリーＩＣを検査するとき、不良エレメント
を代替エレメントで置き換える不良救済処置のために、
試験結果を解析する不良解析装置に関するものである。

【０００２】

【従来の技術】図５に不良救済のための解析方法を示
し、図４に解析のための不良データーを測定する半導体
試験装置の構成を示す。

【０００３】メモリーＩＣの記憶容量が増加するに伴
い、チップ面積の増加およびパターンの高密度化などに
より、微小欠陥に起因する歩留まりの低下が起こること
が多くなっている。この歩留まりの低下を防ぐため、以
下に説明する方法で、不良エレメントを代替エレメント
で置き換える不良救済法が広く使われている。

【０００４】主エレメント１７はメモリーＩＣの主要部
分である、この例では８行８列のメモリーＩＣとし、説
明のため、各行にＡ，Ｂ，Ｃ，．．．Ｈ，各列にａ，
ｂ，ｃ，．．．ｈ，の呼び名をつける、主エレメント１
７の行と列の交点は、各々が素エレメントＡａ、素エレ
メントＡｂ、素エレメントＡｃ、．．．素エレメントＨ
ｈ、により構成され、各々の素エレメントはメモリーＩ
Ｃの単位記憶素子である。

【０００５】代替エレメント１８，１９，２０，２１
は、不良救済のためにあらかじめチップ内に準備されて
おり、複数の記憶素子で構成されている。

【０００６】上記のメモリーＩＣを試験した結果、例え
ば図５に示すように、不良箇所が、素エレメントＢｂ、
素エレメントＢｅ、素エレメントＤｆ、および、素エレ
メントＦｅの４箇所であったとすると、素エレメントＢ
ｂと素エレメントＢｅを含む行Ｂ、素エレメントＤｆを
含む列ｆ、および、素エレメントＦｅを含む行Ｆを主エ
レメント１７から切り離し、主エレメント１７内に不良
の素エレメントをなくする。

【０００７】さらに、行Ｂを代替エレメント１８で、行
Ｆを代替エレメント１９で、列ｆを代替エレメント２０
で、それぞれ置き換えて使用することで、主エレメント
１７に不良が在ったメモリーＩＣでも全アドレスが使用
可能なメモリーＩＣに救済することが可能となる。

【０００８】このように、不良救済のためには、フェイ
ルマップと呼ばれる「不良の素エレメントがどこのアド
レスにあるかの情報」が必要であり、図４に示すフェイ
ル情報を蓄積するフェイルメモリー１６を備えた半導体
試験装置を使用している。

【０００９】即ち、タイミング発生器１１、パターン発
生器１２、および、波形整形器１３により所定の試験信
号を発生し、被試験メモリーＩＣ（以下、ＭＵＴ）に印
加し、所定のデーターをＭＵＴに書き込む、さらに、Ｍ
ＵＴに記憶されたデーターを読みだす。

【００１０】一方、ＭＵＴから読みだされたデーター
は、論理比較器１４でパターン発生器１２からの期待値
信号と比較され、期待値信号と一致しないときは、フェ
イル信号が論理比較器１４から出力される。このフェイ
ル信号は、パターン発生器１２から出力される試験の対
照となっているアドレスを示すフェイル取り込みアドレ
ス信号、および、タイミング発生器１１からのクロック
信号と共に、フェイルメモリー１６に入力される。

【００１１】フェイルメモリー１６は、ＭＵＴと少なく
とも同一の記憶容量のメモリーを備え、試験の開始前に
初期化、例えば全アドレスに０を書き込む、を行い、試
験中に、フェイル信号が発生したとき、フェイルメモリ
ー１６内のメモリーの、フェイル取り込みアドレス信号
により指定されるアドレスへマーク付け、例えば１を書
き込む、を行う。

【００１２】このように、一連の試験中に発生した不良
アドレスの情報を、フェイルメモリー１６に蓄積するこ
とでフェイルマップを作成し、試験後に、このフェイル
マップをフェイルメモリー１６から演算部１５に読みだ
し、救済する行、列を決定する。

【００１３】一方、常用される試験方法、例えばマーチ
ング法、ギャロッピング法などでは、一連の試験の中
で、同一のアドレスに対して複数回の読みだし試験が行
われるので、同一のフェイル取り込みアドレス信号に対
してフェイル信号が複数回発生するが、同一のアドレス
の不良に対しては、マークを重ね書きして救済に必要な
情報のみを蓄積する。

【００１４】

【発明が解決しようとする課題】この発明の課題は、救
済に必要な情報であるフェイルマップをフェイルメモリ
ー１６から演算部１５に読みだすとき、救済の可否を決
定するに必要な情報を得るために、ＭＵＴを構成する素
エレメントすべての個数と等しい数のデーターを読みだ
す必要があり、多くの時間を必要としている救済決定ま
での時間を短縮することである。

【００１５】

【課題を解決するための手段】この発明では、ＭＵＴを
構成する全ての素エレメントにたいして不良の有無の試
験結果を記録する従来のフェイルメモリー１６の代わり
に、不良の有る素エレメントのアドレスのみを試験結果
として記録するフェイルセル１を縦列接続したフェイル
セルアレイ２を使用することで、救済のために演算部１
５へ読みだす情報量の削減をし、救済決定までの時間を
短縮する。

【００１６】

【発明の属する技術分野】以下に、この発明の実施の形
態を実施例と共に詳細に説明する。

【００１７】

【実施例】図３を使用して、この発明のフェイルセルア
レイ２を使用した半導体試験装置を説明する。図４と対
応する部分には同一の符号を付けてある。

【００１８】フェイルセルアレイ２は、図４に示す従来
技術におけるフェイルメモリー１６と同様に、論理比較
器１４からのフェイル信号と、パターン発生器１２から
のフェイル取り込みアドレス信号と、タイミング発生器
１１からのクロック信号と、図には示されてないシステ
ムバスからのリセット信号とを受ける。これらの信号を
受けたフェイルセルアレイ２はフェイルマップ作成のた
めの情報を以下に述べるように蓄積し、演算部１５へ救
済の可否を決定するに必要な情報として出力する。

【００１９】図２を使用して、フェイルセルアレイ２の
実施例を説明する。フェイルセルアレイ２は、フェイル
取り込みアドレス信号を受ける端子ＡＩＮと、フェイル
取り込みアドレス信号を送る端子ＡＯＵＴと、フェイル
信号を受ける端子ＦＩＮと、フェイル信号を送る端子Ｆ
ＯＵＴと、クロック信号を受ける端子ＣＫＩＮと、リセ
ット信号を受ける端子ＲＩＮとを備えた複数個のフェイ
ルセル１により構成される。

【００２０】これらの複数個のフェイルセル１のうち、
第一のフェイルセル１は、ＡＩＮ端子に、パターン発生
器１２からのフェイル取り込みアドレス信号を受け、Ｆ
ＩＮ端子に、論理比較器１４からのフェイル信号を受け
る。

【００２１】第二のフェイルセル１は、ＡＩＮ端子に、
第一のフェイルセル１のＡＯＵＴ端子からの信号を受
け、ＦＩＮ端子に、第一のフェイルセル１のＦＯＵＴ信
号を受ける。

【００２２】以下、第三、第四、．．．の各フェイルセ
ル１は、各々のＡＩＮ端子とＦＩＮ端子とに、前段のフ
ェイルセル１のＡＯＵＴ端子とＦＯＵＴ端子とからの信
号をそれぞれ受ける。

【００２３】全てのフェイルセル１のＣＫＩＮと、ＲＩ
Ｎの端子はそれぞれ並列に接続される。以上のように、
フェイルセルアレイ２を構成する複数個のフェイルセル
１は、互いにＡＩＮ端子とＡＯＵＴ端子、ＦＩＮ端子と
ＦＯＵＴ端子を縦列接続して、フェイル取り込みアドレ
ス信号とフェイル信号とを順次伝達するフェイルセルア
レイ２を構成する。

【００２４】全てのフェイルセル１は、試験の開始時に
ＲＩＮ端子にリセット信号を受け、その状態を、フェイ
ル情報が保持されていない初期状態に初期化される。

【００２５】試験中に、ＭＵＴに第一回目の不良のエレ
メントが検出されると、パターン発生器１２からのフェ
イル取り込みアドレス信号と、論理比較器１４からのフ
ェイル信号とが、第一のフェイルセル１のＡＩＮ端子と
ＦＩＮ端子とに、それぞれ印加される。このとき、この
第一のフェイルセル１は、フェイル情報を保持していな
い初期状態であるので、フェイル情報を内部に保持し、
その状態を、フェイル情報が保持されている保持済状態
に変化させ、ＦＯＵＴ端子にフェイル信号を送らない。

【００２６】その後の試験中に、ＭＵＴに第二回目の不
良のエレメントがさらに検出されフェイル取り込みアド
レス信号と、フェイル信号とが、第一のフェイルセル１
に印加されると、この第一のフェイルセル１は、既に、
フェイル情報が保持されている保持済状態であるので、
その保持しているフェイル情報と、現在ＡＩＮ端子に受
けているフェイル取り込みアドレス信号とを比較し、両
者が同一であれば、ＦＯＵＴ端子にフェイル信号を送ら
ず、両者が同一でなければ、ＦＯＵＴ端子にフェイル信
号と、ＡＯＵＴ端子にフェイル取り込みアドレス信号と
を送る。

【００２７】よって、第一のフェイルセル１が、ＦＯＵ
Ｔ端子にフェイル信号を送らないときは、第二のフェイ
ルセル１以降は何も状態を変えず、ＦＯＵＴ端子にフェ
イル信号を送るときは、第二のフェイルセル１は、フェ
イル取り込みアドレス信号と、フェイル信号とを受け
る。

【００２８】この第二回目のフェイル信号が、第一のフ
ェイルセル１から第二のフェイルセル１に印加される
と、第一回目のフェイル信号が第一のフェイルセル１に
印加されたときと同様に、第二のフェイルセル１は初期
状態であるので、フェイル情報を内部に保持し、その状
態を、保持済状態に変化させ、ＦＯＵＴ端子にフェイル
信号を送らない。

【００２９】以降、ＭＵＴに第三回目の不良のエレメン
トがさらに検出されると、第一、第二のフェイルセル１
は、各々の保持しているフェイル情報と、現在、各々の
ＡＩＮ端子に受けているフェイル取り込みアドレス信号
とを比較し、両者が同一であれば、ＦＯＵＴ端子にフェ
イル信号を送らず、両者が同一でなければ、ＦＯＵＴ端
子にフェイル信号と、ＡＯＵＴ端子にフェイル取り込み
アドレス信号とを送る。

【００３０】この様にして、ＭＵＴに不良のエレメント
が検出される毎に、それぞれのフェイルセル１で、フェ
イル信号をＦＯＵＴ端子に送るか否かの判定をし、いず
れのフェイルセル１に保持されているフェイル情報とも
異なるフェイル取り込みアドレス信号は、順次、フェイ
ル信号と共に次段のフェイルセル１へ伝送され、初期状
態であるフェイルセル１に保持され、ＭＵＴのフェイル
マップを作る情報として、フェイルセルアレイ２に蓄積
され、救済決定のために、演算部１５に読み込まれる。

【００３１】次に、図１を使って、フェイルセル１の実
施例を説明する。アドレスホールドレジスター３は、ｎ
ビットの同期型Ｄ型ラッチにより構成され、フェイルセ
ル１のＡＩＮ端子で受けたフェイル取り込みアドレス信
号を、コントローラ８からのラッチイネーブル信号が論
理１のとき、フェイルセル１のＣＫＩＮ端子で受けたク
ロック信号に同期して取り込動作をし、アドレスコンパ
レータ５へ送る。

【００３２】アドレストランスファーレジスター４は、
ｎビットのＤ型ＦＦにより構成され、フェイルセル１の
ＡＩＮ端子で受けたフェイル取り込みアドレス信号を、
フェイルセル１のＣＫＩＮ端子で受けたクロック信号に
同期して取り込動作をし、フェイルセル１のＡＯＵＴ端
子に、次の段へのフェイル取り込みアドレス信号として
送る。

【００３３】アドレスコンパレータ５は、ｎビットのデ
ジタルコンパレータにより構成され、フェイルセル１の
ＡＩＮ端子で受けたフェイル取り込みアドレス信号と、
アドレスホールドレジスター３の出力とを受け、両者の
対応する各々のビットが同一のとき、論理１の信号をコ
ントローラ８へ送る。

【００３４】ステータスホールドレジスター６は、ＪＫ
型ＦＦにより構成され、フェイルセル１のＦＩＮ端子で
受けたフェイル信号をＪ端子で受け、Ｋ端子は常に論理
０に固定され、フェイルセル１のＣＫＩＮ端子で受けた
クロック信号をＣＫ端子に受け、フェイルセル１の状態
信号をコントローラ８に送る。

【００３５】ステータストランスファーレジスター７
は、Ｄ型ＦＦにより構成され、コントローラ８からの次
段用フェイル信号をＤ端子で受け、フェイルセル１のＣ
ＫＩＮ端子で受けたクロック信号をＣＫ端子に受け、フ
ェイルセル１のＦＯＵＴ端子に、次の段へのフェイル信
号を送る。

【００３６】コントローラ８は、ＡＮＤゲート９とＡＮ
Ｄゲート１０により構成され、フェイルセル１のＦＩＮ
端子で受けたフェイル信号と、ステータスホールドレジ
スター６からの状態信号とを受け、アドレスホールドレ
ジスター３にラッチイネーブル信号を送り、ステータス
トランスファーレジスター７に次段用フェイル信号を送
る。

【００３７】フェイルセル１のＲＩＮ端子で受けたリセ
ット信号は、アドレスホールドレジスター３、アドレス
トランスファーレジスター４、ステータスホールドレジ
スター６、および、ステータストランスファーレジスタ
ー７のＲ端子に送られる。

【００３８】以上のように構成されたフェイルセル１は
以下のように動作をする。 １：リセット信号により、アドレスホールドレジスター
３、アドレストランスファーレジスター４、ステータス
ホールドレジスター６、および、ステータストランスフ
ァーレジスター７を論理０の初期状態に初期化する。ア
ドレストランスファーレジスター４は、クロック信号に
同期してフェイル取り込みアドレス信号をＡＯＵＴ端子
に次段用フェイル取り込みアドレス信号として送る。

【００３９】２：ステータスホールドレジスター６が論
理０で初期状態のとき、フェイル信号を受けると、ステ
ータスホールドレジスター６はクロック信号に同期して
論理１で保持済状態に変化する、同時に、コントローラ
８内のＡＮＤゲート９は論理１となり、アドレスホール
ドレジスター３がイネーブルされ、フェイル取り込みア
ドレス信号がクロック信号に同期してアドレスホールド
レジスター３に取り込まれる、一方、ＡＮＤゲート１０
は、ステータスホールドレジスター６から論理０の信号
を受けているので論理０となり、その出力を受けている
ステータストランスファーレジスター７のＤ端子は論理
０であり、ステータストランスファーレジスター７は、
クロック信号をＣＫ端子に受けても論理０のままであ
り、フェイルセル１のＦＯＵＴ端子に次段用フェイル信
号を送らない。

【００４０】３：ステータスホールドレジスター６が論
理１で保持済状態のとき、フェイル信号を受けると、コ
ントローラ８内のＡＮＤゲート９は論理０であり、アド
レスホールドレジスター３はイネーブルさず、クロック
信号をＣＫ端子に受けても変化しない、一方、ＡＮＤゲ
ート１０は、アドレスコンパレータ５の出力を受けて、
フェイル取り込みアドレス信号とアドレスホールドレジ
スター３の出力とが異なりアドレスコンパレータ５の出
力が論理０のときは、ＡＮＤゲート１０は論理１を出力
し、その出力を受けているステータストランスファーレ
ジスター７はＣＫ端子に受けるクロック信号に同期して
論理１となり、フェイルセル１のＦＯＵＴ端子に次段用
フェイル信号を送る、しかし、フェイル取り込みアドレ
ス信号とアドレスホールドレジスター３の出力とが同じ
でアドレスコンパレータ５の出力が論理１のときは、Ａ
ＮＤゲート１０は論理０を出力し、ステータストランス
ファーレジスター７は、クロック信号を受けても論理０
のままであり、フェイルセル１のＦＯＵＴ端子に次段用
フェイル信号を送らない。

【００４１】即ち、フェイルセル１は、フェイルセル１
の状態を、リセット信号により初期状態に初期化され
る。初期状態のときフェイル信号を受けるとフェイル取
り込みアドレス信号を内部のアドレスホールドレジスタ
ー３に保持し、フェイルセル１の状態は、保持済状態に
変化する。保持済状態のときフェイル信号を受けるとフ
ェイル取り込みアドレス信号と保持済アドレスとを比較
し、異なれば次段用フェイル信号を送り、同じならば次
段用フェイル信号を送らない。

【００４２】以上の説明は、フェイルセル１のアドレス
信号のビット幅すべてに、有効なデータが伝達されてい
るとしたが、請求項３の発明では、フェイルセル１のア
ドレス信号のビット幅より狭いアドレス信号のビット幅
のＭＵＴを試験するとき、フェイルセル１のアドレス信
号のビット幅のうち剰余となるビット幅分のアドレス信
号を禁止、例えば論理０に固定して、使用することでア
ドレスビット幅が、フェイルセル１のアドレス信号のビ
ット幅と、異なるＭＵＴの試験を可能とする。

【００４３】

【発明の効果】以上述べたように、救済のために演算部
１５へ読みだす情報量は、従来のフェイルメモリーを使
用した場合には、ＭＵＴのエレメント数と同一の個数を
各々のエレメントの良否にかかわらず読みだすのに対し
て、この発明によるフェイルセルアレイを使用した場合
には、ＭＵＴの不良エレメントの個数のみで良く、大幅
に削減をおこなえ、救済の可否を決定のためのフェイル
マップ作成データを演算部に読み込む時間を短縮し試験
のスループットを向上することが出来、ＭＵＴの試験コ
ストを低減する効果は絶大である。

【図面の簡単な説明】

【図１】この発明の実施例を示すフェイルセルの回路
図。

【図２】この発明の実施例を示すフェイルセルアレイの
構成図。

【図３】この発明の技術による半導体試験装置の構成
図。

【図４】従来の技術による半導体試験装置の構成図。

【図５】不良救済のための解析方法を示す図。

【符号の説明】

１ フェイルセル ２ フェイルセルアレイ ３ アドレスホールドレジスター ４ アドレストランスファーレジスター ５ アドレスコンパレータ ６ ステータスホールドレジスター ７ ステータストランスファーレジスター ８ コントローラ ９ ＡＮＤゲート １０ ＡＮＤゲート １１ タイミング発生器 １２ パターン発生器 １３ 波形整形器 １４ 論理比較器 １５ 演算部 １６ フェイルメモリー １７ 主エレメント １８ 代替エレメント １９ 代替エレメント ２０ 代替エレメント ２１ 代替エレメント

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体試験装置において、タイミング発
   生器（１１）からクロック信号を受け、パターン発生器
   （１２）からフェイル取り込みアドレス信号を受け、論
   理比較器（１４）からフェイル信号を受け、演算部（１
   ５）へフェイルマップ情報を送るフェイルセルアレイ
   （２）を設けることを特徴とする不良解析装置。
2. 【請求項２】 フェイルセルアレイ（２）は、フェイル
   取り込みアドレス信号、コントローラ（８）の出力信
   号、クロック信号、リセット信号を受け、アドレスコン
   パレータ（５）へ信号を送るアドレスホールドレジスタ
   ー（３）と、フェイル取り込みアドレス信号、クロック
   信号、リセット信号を受け、次段用フェイル取り込みア
   ドレス信号を送るアドレストランスファーレジスター
   （４）と、フェイル取り込みアドレス信号、アドレスホ
   ールドレジスター（３）の出力信号を受け、一致信号を
   コントローラ（８）へ送るアドレスコンパレータ（５）
   と、フェイル信号、クロック信号、リセット信号を受
   け、状態信号をコントローラ（８）へ送るステータスホ
   ールドレジスター（６）と、コントローラ（８）の出力
   信号、クロック信号、リセット信号を受け、次段用フェ
   イル信号を送るステータストランスファーレジスター
   （７）と、フェイル信号、アドレスコンパレータ（５）
   の出力信号、ステータスホールドレジスター（６）の出
   力信号を受け、アドレスホールドレジスター（３）、ス
   テータスホールドレジスター（６）、および、ステータ
   ストランスファーレジスター（７）へ信号を送るコント
   ローラ（８）と、より構成されるフェイルセル（１）
   を、複数個縦列接続して構成されることを特徴とする請
   求項１に記載の不良解析装置。
3. 【請求項３】 パターン発生器（１２）とフェイルセル
   アレイ（２）との間に、フェイル取り込みアドレス信号
   の一部を禁止するマスク手段を設けることを特徴とする
   請求項１および請求項２に記載の不良解析装置。