JPH01207889A - Ｉｃカード試験装置 - Google Patents
Ｉｃカード試験装置Info
- Publication number
- JPH01207889A JPH01207889A JP63033609A JP3360988A JPH01207889A JP H01207889 A JPH01207889 A JP H01207889A JP 63033609 A JP63033609 A JP 63033609A JP 3360988 A JP3360988 A JP 3360988A JP H01207889 A JPH01207889 A JP H01207889A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- patterns
- card
- cards
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 24
- 230000015654 memory Effects 0.000 abstract description 11
- 230000000737 periodic effect Effects 0.000 abstract description 6
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は複数のＩＣカードを試験する装置に関する。
「従来技術の説明」
第３図に従来のＩＣカード試験装置のブロック図を示す
。ＩＣカードとしてシーケンス回路のものを想定してい
る。従ってパターン信号を複数回供給した時に、該ＩＣ
カードから順次正確なパターンが出力されてくるか否か
を試験しようとするものである。
。ＩＣカードとしてシーケンス回路のものを想定してい
る。従ってパターン信号を複数回供給した時に、該ＩＣ
カードから順次正確なパターンが出力されてくるか否か
を試験しようとするものである。
周期的な試験パターンは、パターン発生器１１からそれ
ぞれパターン停止回路１３ 、、−−−−−−−１１３
゜を通じてＩＣカード１４ 、、−−−−−−１１４ｎ
に供給されている。各ＩＣカード１４ ＋ 、’−−−
−−−−１１４．ｌの出力側は、それぞれ対応する一致
検出回路１５０、−−−−−−１１５．、の一方の入力
側に接続されている。
ぞれパターン停止回路１３ 、、−−−−−−−１１３
゜を通じてＩＣカード１４ 、、−−−−−−１１４ｎ
に供給されている。各ＩＣカード１４ ＋ 、’−−−
−−−−１１４．ｌの出力側は、それぞれ対応する一致
検出回路１５０、−−−−−−１１５．、の一方の入力
側に接続されている。
各−数構出回路１５ ｌ、”−・−１１５，、の他方の
入刃側には、パターン発生器１１から同一の比較パター
ンが供給されている。各−数構出回路１５□（ｋ＝１、
−−−−−−−１ｎ）では、各ＩＣカード１４にの出力
パターンと比較パターンとを比較し、両者が一致した時
、各パターン停止回路１３ｋに停止信号を供給する。そ
してパターン停止回路１３ｋを通じて出力されるパター
ンを停止し、ＩＣカード１４にの出力電圧を一定に保持
する。また各ＩＣカード１４ 、、−−−−−−１１４
ｎの出力パターンは全−数構出回路１６に供給されてい
る。全−数構出回路１６は、全てのＩＣカード１４ 、
、−−−−−１１４、、から出力される電圧が一定にな
ったことを検出すると、全ての一致検出回路１５ Ｉ、
’−’−１１５７にリセット信号を供給する。この時パ
ターン停止回路１３．、−一一一〜−−１１３，の停止
状態は解除され、全てのＩＣカード１４ 、、−−−−
−−−１１４７に再び周期的な試験パターンが供給され
る。そしてＩＣカード１４ 、、−−−−−−−１１４
７の出力パターンは良否判定器１２に供給されて、試験
が行われる。
入刃側には、パターン発生器１１から同一の比較パター
ンが供給されている。各−数構出回路１５□（ｋ＝１、
−−−−−−−１ｎ）では、各ＩＣカード１４にの出力
パターンと比較パターンとを比較し、両者が一致した時
、各パターン停止回路１３ｋに停止信号を供給する。そ
してパターン停止回路１３ｋを通じて出力されるパター
ンを停止し、ＩＣカード１４にの出力電圧を一定に保持
する。また各ＩＣカード１４ 、、−−−−−−１１４
ｎの出力パターンは全−数構出回路１６に供給されてい
る。全−数構出回路１６は、全てのＩＣカード１４ 、
、−−−−−１１４、、から出力される電圧が一定にな
ったことを検出すると、全ての一致検出回路１５ Ｉ、
’−’−１１５７にリセット信号を供給する。この時パ
ターン停止回路１３．、−一一一〜−−１１３，の停止
状態は解除され、全てのＩＣカード１４ 、、−−−−
−−−１１４７に再び周期的な試験パターンが供給され
る。そしてＩＣカード１４ 、、−−−−−−−１１４
７の出力パターンは良否判定器１２に供給されて、試験
が行われる。
しかしＩＣカードによっては、印加パターンが停止した
時、内部状態が不安定になるものもある。
時、内部状態が不安定になるものもある。
このようなＩＣカードに対しては、第３図に示した試験
装置では試験できないという問題がある。
装置では試験できないという問題がある。
「問題点を解決するための手段」
この発明によるＩＣカード試験装置は、Ａ、複数のＩＣ
カードに試験パターンを供給すると共に、比較パターン
及び期待値パターンを出力するパターン発生器と、 Ｂ、各々のＩＣカードの出力側に接続された複数の制御
手段と、 Ｃ８いずれか１つのＩＣカードの出力パターンと上記比
較パターンとが一致した時、全ての制御手段に上記期待
値パターンを順次書き込んでいく書き込み手段と、 Ｄ、各制御手段を通じて供給される期待値パターンと各
ＩＣカードの出力パターンとを比較して、各ＩＣカード
の良否を判定する良否判定器と、とにより構成される。
カードに試験パターンを供給すると共に、比較パターン
及び期待値パターンを出力するパターン発生器と、 Ｂ、各々のＩＣカードの出力側に接続された複数の制御
手段と、 Ｃ８いずれか１つのＩＣカードの出力パターンと上記比
較パターンとが一致した時、全ての制御手段に上記期待
値パターンを順次書き込んでいく書き込み手段と、 Ｄ、各制御手段を通じて供給される期待値パターンと各
ＩＣカードの出力パターンとを比較して、各ＩＣカード
の良否を判定する良否判定器と、とにより構成される。
初めにパターン発生器から各ＩＣカードに例えば周期的
な試験パターンを供給すると共に、各制御手段に比較パ
ターンを供給する。そして各制御手段内で、各ＩＣカー
ドの出力パターンと比較パターンとを比較する。いずれ
か１つのＩＣカードの出力パターンと比較パターンとが
一致した時、上記パターン発生器から期待値パターンを
発生させ、全ての制御手段に順次書き込んでいく。各制
御手段では、ＩＣカードの出力パターンと比較パターン
とが一致した時、書き込まれた期待値パターンを順次読
み出して、良否判定器に供給する。
な試験パターンを供給すると共に、各制御手段に比較パ
ターンを供給する。そして各制御手段内で、各ＩＣカー
ドの出力パターンと比較パターンとを比較する。いずれ
か１つのＩＣカードの出力パターンと比較パターンとが
一致した時、上記パターン発生器から期待値パターンを
発生させ、全ての制御手段に順次書き込んでいく。各制
御手段では、ＩＣカードの出力パターンと比較パターン
とが一致した時、書き込まれた期待値パターンを順次読
み出して、良否判定器に供給する。
良否判定器では、各制御手段を通じて供給された期待値
パターンと各ＩＣカードの出力パターンとを比較して、
各ＩＣカードの良否を判定する。
パターンと各ＩＣカードの出力パターンとを比較して、
各ＩＣカードの良否を判定する。
以上のように構成することにより、複数のＩＣカードに
試験パターンを途切れることなく供給して試験できるの
で、印加パターンを停止したときに内部状態が保証され
なくなるＩＣカードに対しても試験を行うことができる
。
試験パターンを途切れることなく供給して試験できるの
で、印加パターンを停止したときに内部状態が保証され
なくなるＩＣカードに対しても試験を行うことができる
。
「実施例」
第１図にこの発明の一実施例であるＩＣカード試験装置
のブロック図を示す。図中、第３図と同じものは同一符
号で示す。
のブロック図を示す。図中、第３図と同じものは同一符
号で示す。
初めにパターン発生器１１から全てのＩＣカード１４
、、−−−−−−−１１４１１に例えば周期的な試験パ
ターンが供給され、制御手段２１ 、、−−−−−−−
２２１□内の一致検出回路１５ 、、−−−−１１５．
の一方の入力側に比較パターンが供給される。各ＩＣカ
ード１４ｋ （ｋ＝１、−−−−一−−１ｎ）の出力パ
ターンは一致検出回路１５にの他方の入力側に供給され
る。
、、−−−−−−−１１４１１に例えば周期的な試験パ
ターンが供給され、制御手段２１ 、、−−−−−−−
２２１□内の一致検出回路１５ 、、−−−−１１５．
の一方の入力側に比較パターンが供給される。各ＩＣカ
ード１４ｋ （ｋ＝１、−−−−一−−１ｎ）の出力パ
ターンは一致検出回路１５にの他方の入力側に供給され
る。
−数構出回路１５には、ＩＣカード１４６の出力パター
ンと比較パターンとが一致した時、論理゛。
ンと比較パターンとが一致した時、論理゛。
１”の信号をアンド回路２２．及びオア回路２９に供給
する。
する。
オア回路２９は一致検出回路１５ 、、−−−−−−−
１１５Ｉｌのいずれか１つから論理°“１“°の信号が
出力された時、論理”１”の信号をパターン発生器１１
及びアンド回路２６に供給する。この時、正常なＩＣカ
ードから上記比較パターンに続いて出力されるパターン
が、期待値パターンとしてパターン発生器１１から制御
手段２１ 、、−−−−−−１２１．、に順次供給され
る。またアンド回路２６は開に制御され、パターン発生
器１１からのクロック信号は該アンド回路２６を通じて
ライトカウンタ２７に供給される。ライトカウンタ２７
の計数値は、全ての制御手段２１ 、、−−−−−−１
２１．、内のマルチプレクサ２４ ＋ 、’−−−−−
−−１２４．の一方の入力側に供給される。
１１５Ｉｌのいずれか１つから論理°“１“°の信号が
出力された時、論理”１”の信号をパターン発生器１１
及びアンド回路２６に供給する。この時、正常なＩＣカ
ードから上記比較パターンに続いて出力されるパターン
が、期待値パターンとしてパターン発生器１１から制御
手段２１ 、、−−−−−−１２１．、に順次供給され
る。またアンド回路２６は開に制御され、パターン発生
器１１からのクロック信号は該アンド回路２６を通じて
ライトカウンタ２７に供給される。ライトカウンタ２７
の計数値は、全ての制御手段２１ 、、−−−−−−１
２１．、内のマルチプレクサ２４ ＋ 、’−−−−−
−−１２４．の一方の入力側に供給される。
各制御手段２１．においてＩＣカード１４にの化カバタ
ーンと期待値パターンとが一致した時、アンド回路２２
１が開に制御され、パターン発生器１１からのクロック
信号が該アンド回路２２８を通じてリードカウンタ２３
ｋに供給される。リードカウンタ２３にの計数値はマル
チプレクサ２４゜の他方の入力側に供給される。
ーンと期待値パターンとが一致した時、アンド回路２２
１が開に制御され、パターン発生器１１からのクロック
信号が該アンド回路２２８を通じてリードカウンタ２３
ｋに供給される。リードカウンタ２３にの計数値はマル
チプレクサ２４゜の他方の入力側に供給される。
またパターン発生器１１からのクロック信号はＷ／Ｒ発
生器２８にも供給される。Ｗ／Ｒ発生器２８は、クロッ
ク信号の半分の周期毎にライト信号とリード信号を交互
に出力し、全ての制御手段２１ 、、−−−−−−−１
２１．、内のマルチプレクサ２４．、−・−，２４７及
びメモリ２５ 、、−−−−−−−１２５゜に供給する
。マルチプレクサ２４にはＷ／Ｒ発生器２８からライｌ
−信号が供給された時、ライトカウンタ２７の計数値を
アドレス信号としてメモリ２５ｋに供給する。この時メ
モリ２５□は、指定されたアドレスに期待値パターンを
記憶する。Ｗ／Ｒ発生器２８からリード信号が供給され
た時、リードカウンタ２３にの計数値をアドレス信号と
してメモリ２５１に供給する。この時メモリ２５．の指
定されたアドレスに記憶されている期待値パターンが読
み出されて、良否判定器１２に供給される。
生器２８にも供給される。Ｗ／Ｒ発生器２８は、クロッ
ク信号の半分の周期毎にライト信号とリード信号を交互
に出力し、全ての制御手段２１ 、、−−−−−−−１
２１．、内のマルチプレクサ２４．、−・−，２４７及
びメモリ２５ 、、−−−−−−−１２５゜に供給する
。マルチプレクサ２４にはＷ／Ｒ発生器２８からライｌ
−信号が供給された時、ライトカウンタ２７の計数値を
アドレス信号としてメモリ２５ｋに供給する。この時メ
モリ２５□は、指定されたアドレスに期待値パターンを
記憶する。Ｗ／Ｒ発生器２８からリード信号が供給され
た時、リードカウンタ２３にの計数値をアドレス信号と
してメモリ２５１に供給する。この時メモリ２５．の指
定されたアドレスに記憶されている期待値パターンが読
み出されて、良否判定器１２に供給される。
同時にＩＣカード１４にの化カバターンも良否判定器１
２に供給されて上記期待値パターンと比較され、ＩＣカ
ード１４にの良否が判定される。
２に供給されて上記期待値パターンと比較され、ＩＣカ
ード１４にの良否が判定される。
次に第２図のタイミングチャートを用いて第１回の装置
の動作について説明する。測定開始時にリセット信号が
リードカウンタ２３ 、、−−−−−−−−−−−−１
２３、、及びライトカウンタ２７に供給され、各カウン
タの計数値がリセットされる（第２図Ａ）。
の動作について説明する。測定開始時にリセット信号が
リードカウンタ２３ 、、−−−−−−−−−−−−１
２３、、及びライトカウンタ２７に供給され、各カウン
タの計数値がリセットされる（第２図Ａ）。
アンド回路２２ ＋ 、”−−−−−−１２２，、、ア
ンド回路２６及びＷ／Ｒ発生器２８にはクロック信号が
供給されている（第２図Ｂ）。−数構出回路１５０、・
−−１１５゜の一方の入力側には、各ＩＣカード１４８
、−−一−−−−１１４，の化カバターン（第２図Ｃ、
、−−−−−−−１Ｃｆｉ）が供給されている。−数構
出回路１５．、−−−−−−−１１５７の他方の入力側
には比較パターンＤＭが供給される。化カバターンと比
較パターンＤ、Ｍが一致すると、−数構出回路１５ 、
、−−−−−−−１１５□から出力される信号が論理″
゛０“″から論理＋１１１１に変わる（第２図Ｄ 、
、−−−−−−−１Ｄゎ）。
ンド回路２６及びＷ／Ｒ発生器２８にはクロック信号が
供給されている（第２図Ｂ）。−数構出回路１５０、・
−−１１５゜の一方の入力側には、各ＩＣカード１４８
、−−一−−−−１１４，の化カバターン（第２図Ｃ、
、−−−−−−−１Ｃｆｉ）が供給されている。−数構
出回路１５．、−−−−−−−１１５７の他方の入力側
には比較パターンＤＭが供給される。化カバターンと比
較パターンＤ、Ｍが一致すると、−数構出回路１５ 、
、−−−−−−−１１５□から出力される信号が論理″
゛０“″から論理＋１１１１に変わる（第２図Ｄ 、
、−−−−−−−１Ｄゎ）。
いずれか１つの一致検出回路１５ｋから出力される信号
が論理＋＋１＋＋に変わった時、オア回路２９から出力
される信号も論理＋＋１＋＋に変わる（第２図Ｅ）。こ
の時、正常なＩＣカードから上記比較パターンＤＭに続
いて出力されるパターンＰ１、Ｐ２、−−−−−−−が
、期待値パターンとしてパターン発生器１１から順次出
力される（第２図Ｆ）。この期待値パターンは、全ての
制御手段２１ 、、−−−−−１２１、、内のメモリ２
５ 、、−−−−−−−１２５．ｌに供給される。また
アンド回路２６が開に制御され、第２図Ｂに示すクロッ
ク信号がライトカウンタ２７で計数される。その計数値
（第２図Ｇ）は、マルチプレクサ２４ 、、−−−−−
−−１２４Ｉ、の一方の入力側に供給される。更にオア
回路２９から出力される信号が論理”１”に変わった時
、パターン発生器１１から良否判定器１２に供給される
信号も論理″１”″に変わり（第２図Ｌ）、各ＩＣカー
ドの試験が開始される。
が論理＋＋１＋＋に変わった時、オア回路２９から出力
される信号も論理＋＋１＋＋に変わる（第２図Ｅ）。こ
の時、正常なＩＣカードから上記比較パターンＤＭに続
いて出力されるパターンＰ１、Ｐ２、−−−−−−−が
、期待値パターンとしてパターン発生器１１から順次出
力される（第２図Ｆ）。この期待値パターンは、全ての
制御手段２１ 、、−−−−−１２１、、内のメモリ２
５ 、、−−−−−−−１２５．ｌに供給される。また
アンド回路２６が開に制御され、第２図Ｂに示すクロッ
ク信号がライトカウンタ２７で計数される。その計数値
（第２図Ｇ）は、マルチプレクサ２４ 、、−−−−−
−−１２４Ｉ、の一方の入力側に供給される。更にオア
回路２９から出力される信号が論理”１”に変わった時
、パターン発生器１１から良否判定器１２に供給される
信号も論理″１”″に変わり（第２図Ｌ）、各ＩＣカー
ドの試験が開始される。
各々の制御手段２１ 、、−−−−−−１２１７内にお
いて、−数構出回路１５ 、、−−−−−−−１１５．
から出力される信号が論理１パに変わった時、アンド回
路２２ 、、−−−−−−−１２２．、が開に制御され
、第２図Ｂに示すクロック信号がリードカウンタ２３８
、−−−−−−−１２３．、で計数される。その計数値
（第２図Ｈ、、、−−−１Ｈゎ）は、マルチプレクサ２
４．１−−−−−−−１２４□の他方の入力側に供給さ
れる。
いて、−数構出回路１５ 、、−−−−−−−１１５．
から出力される信号が論理１パに変わった時、アンド回
路２２ 、、−−−−−−−１２２．、が開に制御され
、第２図Ｂに示すクロック信号がリードカウンタ２３８
、−−−−−−−１２３．、で計数される。その計数値
（第２図Ｈ、、、−−−１Ｈゎ）は、マルチプレクサ２
４．１−−−−−−−１２４□の他方の入力側に供給さ
れる。
Ｗ／Ｒ発生器２８は、クロック信号の半分の周期毎にラ
イト信号Ｗとリード信号Ｒを交互に出力しく第２図１）
、マルチプレクサ２４ 、、−−−−−−−１２４、、
及びメモリ２５ 、、−−−−−−−１２５、に供給す
る。マルチプレクサ２４ 、、−−−−−−−１２４．
１は、Ｗ／Ｒ発生器２８からライト信号が供給された時
ライトカウンタ２７の計数値をアドレス信号としてメモ
リ２５ 、、−−−−−−１２５．、に供給し、リード
信号が供給された時リードカウンタ２３ 、 、＝−−
−−−１２３、、の計数値をアドレス信号として供給す
る（第２図Ｊ 、 、−−−−−−−１Ｊ、、）。メモ
リ２５ 、、−−−−−−１２５、は、Ｗ／Ｒ発生器２
８からライト信号が供給された時、ライトカウンタ２７
の計数値（第２図Ｇ）に対応するアドレスに期待値パタ
ーンを記憶しておく。Ｗ／Ｒ発生器２８からリード信号
が供給された時、リードカウンタ２３ 、、−−−−−
−１２３ｎの計数値（第２図ＨＩ、−−−−−−３Ｈ，
）に対応するアドレスに記憶されている出力パターンが
読み出されて、良否判定器１２に供給される（第２図に
１、−一−−−−−１Ｋ、ｌ）。同時に各ＩＣカード１
４ 、、−−−−−−−１１４、の出力パターン（第２
図ｃ 、 、−−−−−１Ｃ，、）も良否判定器１２に
供給される。そして上記期待値パターンと比較されて各
ＩＣカードの良否が判定される。
イト信号Ｗとリード信号Ｒを交互に出力しく第２図１）
、マルチプレクサ２４ 、、−−−−−−−１２４、、
及びメモリ２５ 、、−−−−−−−１２５、に供給す
る。マルチプレクサ２４ 、、−−−−−−−１２４．
１は、Ｗ／Ｒ発生器２８からライト信号が供給された時
ライトカウンタ２７の計数値をアドレス信号としてメモ
リ２５ 、、−−−−−−１２５．、に供給し、リード
信号が供給された時リードカウンタ２３ 、 、＝−−
−−−１２３、、の計数値をアドレス信号として供給す
る（第２図Ｊ 、 、−−−−−−−１Ｊ、、）。メモ
リ２５ 、、−−−−−−１２５、は、Ｗ／Ｒ発生器２
８からライト信号が供給された時、ライトカウンタ２７
の計数値（第２図Ｇ）に対応するアドレスに期待値パタ
ーンを記憶しておく。Ｗ／Ｒ発生器２８からリード信号
が供給された時、リードカウンタ２３ 、、−−−−−
−１２３ｎの計数値（第２図ＨＩ、−−−−−−３Ｈ，
）に対応するアドレスに記憶されている出力パターンが
読み出されて、良否判定器１２に供給される（第２図に
１、−一−−−−−１Ｋ、ｌ）。同時に各ＩＣカード１
４ 、、−−−−−−−１１４、の出力パターン（第２
図ｃ 、 、−−−−−１Ｃ，、）も良否判定器１２に
供給される。そして上記期待値パターンと比較されて各
ＩＣカードの良否が判定される。
「発明の効果」
以上説明したようにこの発明によるＩＣカード試験装置
では、複数のＩＣカードに例えば周期的な試験パターン
を中断することなく供給し、その時のＩＣカードの出力
パターンと比較パターンとを比較する。いずれか１つの
ＩＣカードの出力パターンと比較パターンとが一致した
時、パターン発生器から期待値パターンを順次出力し、
各々のＩＣカードの後段に接続された制御手段内に記憶
させておく。各々の制御手段においては、ＩＣカードの
出力パターンと比較パターンとが一致した時、該制御手
段内に記憶されている期待値パターンを順次読み出して
良否判定器に供給する。良否判定器では上記期待値パタ
ーンとＩＣカードの出カバクーンとを比較して各ＩＣカ
ードの良否を判定するように構成している。従って印加
パターンが中断された時に内部状態が保証されなくなる
ＩＣカードでも複数個まとめて試験することができる。
では、複数のＩＣカードに例えば周期的な試験パターン
を中断することなく供給し、その時のＩＣカードの出力
パターンと比較パターンとを比較する。いずれか１つの
ＩＣカードの出力パターンと比較パターンとが一致した
時、パターン発生器から期待値パターンを順次出力し、
各々のＩＣカードの後段に接続された制御手段内に記憶
させておく。各々の制御手段においては、ＩＣカードの
出力パターンと比較パターンとが一致した時、該制御手
段内に記憶されている期待値パターンを順次読み出して
良否判定器に供給する。良否判定器では上記期待値パタ
ーンとＩＣカードの出カバクーンとを比較して各ＩＣカ
ードの良否を判定するように構成している。従って印加
パターンが中断された時に内部状態が保証されなくなる
ＩＣカードでも複数個まとめて試験することができる。
第１図はこの発明の一実施例であるＩＣカード試験装置
のブロック図、第２図は第１図の装置の動作を説明する
ためのタイミングチャート、第３図は従来のＩＣカード
試験装置のブロック図である。 特許出願人 株式会社アトハンチスト 代理人 弁理士 打栓 仔馬
のブロック図、第２図は第１図の装置の動作を説明する
ためのタイミングチャート、第３図は従来のＩＣカード
試験装置のブロック図である。 特許出願人 株式会社アトハンチスト 代理人 弁理士 打栓 仔馬
Claims (1)
- （１）Ａ．複数のＩＣカードに試験パターンを供給する
と共に、比較パターン及び期待値パターンを出力するパ
ターン発生器と、 Ｂ．各々のＩＣカードの出力側に接続された複数の制御
手段と、 Ｃ．いずれか１つのＩＣカードの出力パターンと上記比
較パターンとが一致した時、全ての制御手段に上記期待
値パターンを順次書き込んでいく書き込み手段と、 Ｄ．各制御手段を通じて供給される期待値パターンと各
ＩＣカードの出力パターンとを比較して、各ＩＣカード
の良否を判定する良否判定器と、 を具備し、各制御手段は各ＩＣカードの出力パターンと
比較パターンとの一致を検出した時、上記書き込み手段
により書き込まれた期待値パターンを上記良否判定器に
順次供給するようにして成ることを特徴とするＩＣカー
ド試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033609A JP2626899B2 (ja) | 1988-02-16 | 1988-02-16 | Ｉｃカード試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033609A JP2626899B2 (ja) | 1988-02-16 | 1988-02-16 | Ｉｃカード試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01207889A true JPH01207889A (ja) | 1989-08-21 |
| JP2626899B2 JP2626899B2 (ja) | 1997-07-02 |
Family
ID=12391203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63033609A Expired - Lifetime JP2626899B2 (ja) | 1988-02-16 | 1988-02-16 | Ｉｃカード試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626899B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390983A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置およびテストボード |
| JPH0390984A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃデバイスのテスト装置 |
| JPH0390985A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置 |
| JPH0344739U (ja) * | 1989-09-02 | 1991-04-25 |
-
1988
- 1988-02-16 JP JP63033609A patent/JP2626899B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390983A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置およびテストボード |
| JPH0390984A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃデバイスのテスト装置 |
| JPH0390985A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置 |
| JPH0344739U (ja) * | 1989-09-02 | 1991-04-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626899B2 (ja) | 1997-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6636998B1 (en) | Semiconductor memory device and parallel bit test method thereof | |
| JP3216449B2 (ja) | 半導体メモリの故障自己診断装置 | |
| KR100679586B1 (ko) | 모니터및테스터모드를가진내장자가테스트회로를구비한집적회로메모리장치 | |
| US7168021B2 (en) | Built-in test circuit for an integrated circuit device | |
| US5481549A (en) | Apparatus for testing an integrated circuit in which an input test pattern can be changed with an selected application timing | |
| US7526688B2 (en) | Parallel bit testing device and method | |
| JPH01207889A (ja) | Ｉｃカード試験装置 | |
| KR100336907B1 (ko) | 메모리 시험장치 | |
| JP2651178B2 (ja) | Ｉｃカード試験装置 | |
| JP2000090693A (ja) | メモリ試験装置 | |
| US4608691A (en) | Signature analyzer card | |
| JP2000137996A (ja) | メモリｉｃテストシステム | |
| JP3095088B2 (ja) | 半導体メモリ試験装置 | |
| JP2762325B2 (ja) | メモリテスター | |
| KR950006214B1 (ko) | 셀프체크회로부착 패턴메모리회로 | |
| JP3165131B2 (ja) | 半導体集積回路のテスト方法及びテスト回路 | |
| JPS61195431A (ja) | 自動検査可能なパリテイチエツク回路 | |
| JPS6136260B2 (ja) | ||
| SU1290333A1 (ru) | Устройство дл контрол цифровых блоков | |
| JP3340459B2 (ja) | 信号判定装置及び信号判定方法 | |
| SU826416A1 (ru) | УСТРОЙСТВО ДЛЯ ЗАПИСИ ИНФОР/^1АЦИИ В ПОЛУПРОВОДНИКОВЫЕ БЛОКИ ПОСТОЯННОЙ ПАМЯТИ1Изобретение относитс к вычислительной технике и может использоватьс при записи (программировании) информации в полу-. проводниковые блоки посто нной пам ти (микросхемы ППЗУ) и контроле этих блоков.Известно устройство дл записи информации в полупроводниковые блоки пам ти, содержащее блок управлени , выполненный на микропроцессоре, блок оперативной и посто нной пам ти, блок формирователей импульсов программировани , блок индикации и блок ввода информации. Это устройство обеспечивает запись информации с клавиатуры или с какого-либо внешнего устройства в^Еода и представл ет -собой по существу малую универсальную вычислительную машину с программнЪш управлением [1] и [2].Недостатком его вл етс больща сложность и необходимость разработки под каждый новый тип блока пам ти кроме программного обеспечени еще и блоков электрического сопр жени интерфейсов.Другое устройство содержит блоки ввода и вывода информации, подключенные через входной буфер к информационным выводам узла фиксации блоков пам ти, адресные выводы которых через адресный буфер подключены к блоку адресации,, а выводы программировани и выборки подключены 5 соответственно к выходу узла программирующих импульсов узла распределител импульсов, входы которых подключены к блоку синхронизации [3].Недостаток этого устройства состоит в малрй функциональной возможности, так10 как оно не может кроме последовательной записи и последовательного контрол записанной информации выполн ть другие функции, что в целом снижает надежность' устройства.Наиболее близким техническим решением к предлагаемому вл етс устройство дл записи информации в полупроводниковые блоки посто нной пам ти, содержащее первый мультиплексор, первый информационный вход которого подключен к выходу бло-20 ка управлени внешним носителем информации, второй информационный вход которого соединен с информационным выходом пульта управлени , управл ющие выходы15 | |
| JPH0675023A (ja) | 半導体メモリの故障自己診断装置 | |
| JPH077986B2 (ja) | スイッチモニタリング装置 | |
| JPH03162042A (ja) | ディジタル信号処理回路の自己診断装置 | |
| JPH0224472B2 (ja) |