JPS61195431A - 自動検査可能なパリテイチエツク回路 - Google Patents
自動検査可能なパリテイチエツク回路Info
- Publication number
- JPS61195431A JPS61195431A JP60034670A JP3467085A JPS61195431A JP S61195431 A JPS61195431 A JP S61195431A JP 60034670 A JP60034670 A JP 60034670A JP 3467085 A JP3467085 A JP 3467085A JP S61195431 A JPS61195431 A JP S61195431A
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- JP
- Japan
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- circuit
- exclusive
- output
- register
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はパリティチェック回路に関し、特にチェック回
路の自動検査に関するものである。
路の自動検査に関するものである。
従来の技術
従来、この種のパリティチェック回路は、第１図におい
て、選択回路２ｏおよび２２を除いたものであシ、これ
を検査する場合には、データレジスタ、１０およびパリ
ティビット１１に試験パターンを設定して試験する方法
が取られていた。
て、選択回路２ｏおよび２２を除いたものであシ、これ
を検査する場合には、データレジスタ、１０およびパリ
ティビット１１に試験パターンを設定して試験する方法
が取られていた。
したがって、試験手段を用意する必要があシ、また試験
を実施するために回路を停止させなければならないとい
う欠点がありた。
を実施するために回路を停止させなければならないとい
う欠点がありた。
発明が解決しようとする問題点
本発明の目的は、上記の欠点、すなわちパリティチェッ
ク回路の検査に試験パターンを設定しなければならず、
また試験を実施するために回路を停止しなければならな
いという問題点を解決したパリティチェック回路を提供
することにある。
ク回路の検査に試験パターンを設定しなければならず、
また試験を実施するために回路を停止しなければならな
いという問題点を解決したパリティチェック回路を提供
することにある。
問題点を解決するための手段
本発明は上述の問題点を解決するために、偶数（または
奇数）チェックのパリティビットの真の値と反転値とを
選択する回路と、レジスタのすべてのデータビットと前
記選択回路の出力の排他的論理和を取る回路と、排他的
論理和回路の出力の真の値と反転値とを選択する回路と
からなシ、レジスタのストロープのタイミングでは、パ
リティビットの真（または反転）の値を選択し、排他的
論理和回路によシバリティチェックを行い、排他的論理
和回路の出力の真（または反転）の値をパリティチェッ
ク回路の出力とし、レジスタのストロープ要求のないタ
イミングでは、パリティビットの反転（または真）値を
選択し、排他的論理和回路によシバリティチェックを行
い、排他的論理和回路の出力の反転（または真）値をパ
リティチェック回路の出力とすることにより、パリティ
チェック回路を常時レジスタに設定されたデータを使用
して試験する構成を採用するものである。
奇数）チェックのパリティビットの真の値と反転値とを
選択する回路と、レジスタのすべてのデータビットと前
記選択回路の出力の排他的論理和を取る回路と、排他的
論理和回路の出力の真の値と反転値とを選択する回路と
からなシ、レジスタのストロープのタイミングでは、パ
リティビットの真（または反転）の値を選択し、排他的
論理和回路によシバリティチェックを行い、排他的論理
和回路の出力の真（または反転）の値をパリティチェッ
ク回路の出力とし、レジスタのストロープ要求のないタ
イミングでは、パリティビットの反転（または真）値を
選択し、排他的論理和回路によシバリティチェックを行
い、排他的論理和回路の出力の反転（または真）値をパ
リティチェック回路の出力とすることにより、パリティ
チェック回路を常時レジスタに設定されたデータを使用
して試験する構成を採用するものである。
なお、上記において０内は奇数パリティビットの場合を
示している。
示している。
作用
本発明は、上述のように構成したので、パリティビット
の出力の真値または反転値を選択する選択回路と、この
選択出力とデータレジスタの出力とを入力とし九排他的
論理和回路の出力の真値または反転値を選択する選択回
路との両方をレジスタストロープ信号の″ｌ”、＠０”
の信号によりて動作させるととくよって、パリティチェ
ック回路の動作をエラー検出側と正常側の両方に動作さ
せることができる。
の出力の真値または反転値を選択する選択回路と、この
選択出力とデータレジスタの出力とを入力とし九排他的
論理和回路の出力の真値または反転値を選択する選択回
路との両方をレジスタストロープ信号の″ｌ”、＠０”
の信号によりて動作させるととくよって、パリティチェ
ック回路の動作をエラー検出側と正常側の両方に動作さ
せることができる。
実施例
次に本発明の実施例について図面を参照して説明する。
本発明の一実施例をブロック回路図で示す第１図におい
て、本発明のパリティチェック回路は。
て、本発明のパリティチェック回路は。
データレジスタ１０と、パリティビット１１と、レジス
タ１０にデータ及びバリティビラトラ格納することを指
示するレジスタストロープ信号線３゜とから構成される
回路に対して、パリティビットの出力の真の値とその反
転値とをレジスタストロープ信号＠！３０の値により選
択する選択回路２゜と、データレジスタ１０の出力と選
択回路２ｏの出力を入力とする排他的論理和回路２１と
、この排他的論理和回路２１の出力の真の値とその反転
値とをレジスタストロープ信号＋１１３０の値により選
択する選択回路２２とから構成されている。
タ１０にデータ及びバリティビラトラ格納することを指
示するレジスタストロープ信号線３゜とから構成される
回路に対して、パリティビットの出力の真の値とその反
転値とをレジスタストロープ信号＠！３０の値により選
択する選択回路２゜と、データレジスタ１０の出力と選
択回路２ｏの出力を入力とする排他的論理和回路２１と
、この排他的論理和回路２１の出力の真の値とその反転
値とをレジスタストロープ信号＋１１３０の値により選
択する選択回路２２とから構成されている。
偶数パリティビットが付けられている場合について動作
を説明すると、データ及びパリティビットがレジスタス
トロープ信号線３０が論理１１”になるととによシ、デ
ータレジスタ１ｏ及びパリティビット１１に格納される
。選択回路２ｏはレジスタストロープ信号線３ｏが論理
″′１”であるので、パリティビット１１の出力の真の
値を選択出力する。排他的論理和回路２１はデータレジ
スタ１０の出力とパリティビット１１の出力の真の値が
入力され、データレジスタ１ｏ及びパリティビット１１
に誤りがなければ、論理″′０”を出力する。選択回路
２２は、レジスタス）ｏ−プ信号１１１３Ｇが論理“１
＃であるので、排他的論理和回路２１の出力の真の値を
選択出力する。したがりてパリティチェック回路の出力
信号１１１４０は論理＠０”を出力することになシ、デ
ータに誤りがなかったことを示すことになる。
を説明すると、データ及びパリティビットがレジスタス
トロープ信号線３０が論理１１”になるととによシ、デ
ータレジスタ１ｏ及びパリティビット１１に格納される
。選択回路２ｏはレジスタストロープ信号線３ｏが論理
″′１”であるので、パリティビット１１の出力の真の
値を選択出力する。排他的論理和回路２１はデータレジ
スタ１０の出力とパリティビット１１の出力の真の値が
入力され、データレジスタ１ｏ及びパリティビット１１
に誤りがなければ、論理″′０”を出力する。選択回路
２２は、レジスタス）ｏ−プ信号１１１３Ｇが論理“１
＃であるので、排他的論理和回路２１の出力の真の値を
選択出力する。したがりてパリティチェック回路の出力
信号１１１４０は論理＠０”を出力することになシ、デ
ータに誤りがなかったことを示すことになる。
データに誤シがある場合は、排他的論理和回路２１の出
力が論理″′１”となシ、選択回路２２はレジスタスト
ロープ信号［３０が論理１１”であるので、排他的論理
和回路２１の出力の真の値を選択出力する。したがって
パリティチェック回路の出力信号＠４０は論理＠１”を
出力することになシ、データに誤シがあったことを示す
。
力が論理″′１”となシ、選択回路２２はレジスタスト
ロープ信号［３０が論理１１”であるので、排他的論理
和回路２１の出力の真の値を選択出力する。したがって
パリティチェック回路の出力信号＠４０は論理＠１”を
出力することになシ、データに誤シがあったことを示す
。
レジスタストロープ信号線３ｏが論理＠０”である場合
は、選択回路２０はパリティビット１１の出力の反転値
を選択出力する。排他的論理利回路２１はデータレジス
タｌＯの出力とパリティビット１１の出力の反転値が入
力され、選択回路２０゜排他的論理和回路２１が正常に
動作すれば、排他的論理和回路２１は論理＠１”を出力
する。選択回路２２はレジスタストロープ信号線３０が
論理”Ｏ”であるので、排他的論理和回路２１の出力の
反転値を選択出力する。したがってパリティチェック回
路の出力信号線４０は論理″″０”を出力することにな
る。
は、選択回路２０はパリティビット１１の出力の反転値
を選択出力する。排他的論理利回路２１はデータレジス
タｌＯの出力とパリティビット１１の出力の反転値が入
力され、選択回路２０゜排他的論理和回路２１が正常に
動作すれば、排他的論理和回路２１は論理＠１”を出力
する。選択回路２２はレジスタストロープ信号線３０が
論理”Ｏ”であるので、排他的論理和回路２１の出力の
反転値を選択出力する。したがってパリティチェック回
路の出力信号線４０は論理″″０”を出力することにな
る。
なお、以上は偶数パリティの場合の説明であるが、奇数
パリティの場合においては、レジスタストロープ信号線
３００反伝信号を選択回路２０および２２に入力するこ
とによって同様に達せられる。
パリティの場合においては、レジスタストロープ信号線
３００反伝信号を選択回路２０および２２に入力するこ
とによって同様に達せられる。
発明の効果
以上に説明したように１本発明によれば、レジスタスト
ロープ信号線の論理値を使用して、パリティチェック回
路の動作をエラー検出側と正常側の両方で動作させるこ
とくよシ、常時検査を行うことができるパリティチェッ
ク回路が得られるという効果がある。
ロープ信号線の論理値を使用して、パリティチェック回
路の動作をエラー検出側と正常側の両方で動作させるこ
とくよシ、常時検査を行うことができるパリティチェッ
ク回路が得られるという効果がある。
第１図は本発明の実施例のブロック回路図である。１０
・・・・・・データレジスタ、１１・・・・・・パリテ
ィピッ）、２０，２２・・・・・・選択回路、２１・旧
・・排他的論理和回路、３０・・・・・・レジスタスト
ロープ信号線、４０・・・・・・パリティチェック回路
出力信号線。
・・・・・・データレジスタ、１１・・・・・・パリテ
ィピッ）、２０，２２・・・・・・選択回路、２１・旧
・・排他的論理和回路、３０・・・・・・レジスタスト
ロープ信号線、４０・・・・・・パリティチェック回路
出力信号線。
Claims (1)
- 偶数（または奇数）チェック（以下パリティと呼ぶ）ビ
ットを持ち、すべてのデータビットとパリティビットと
の排他的論理和をとるレジスタのパリティチェック回路
において、前記レジスタのパリティビットの真の値と反
転の値とを選択する回路と、前記レジスタのすべてのデ
ータビットと前記選択回路の出力とを前記排他的論理和
回路の入力とし、前記排他的論理和回路の出力の真の値
と反転の値とを選択する回路とを設け、前記レジスタの
ストロープのタイミングでは、パリティビットの真（ま
たは反転）の値を選択し、排他的論理和回路によりパリ
ティチェックを行い、排他的論理和回路の出力の真（ま
たは反転）の値をパリティチェック回路の出力とし、前
記レジスタのストロープ要求のないタイミングでは、パ
リティビットの反転値（または真の値）を選択し、排他
的論理和回路によりパリティチェックを行い、排他的論
理和回路の出力の反転値（または真の値）をパリティチ
ェック回路の出力とする自動検査可能なパリティチェッ
ク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034670A JPS61195431A (ja) | 1985-02-25 | 1985-02-25 | 自動検査可能なパリテイチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034670A JPS61195431A (ja) | 1985-02-25 | 1985-02-25 | 自動検査可能なパリテイチエツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61195431A true JPS61195431A (ja) | 1986-08-29 |
Family
ID=12420864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60034670A Pending JPS61195431A (ja) | 1985-02-25 | 1985-02-25 | 自動検査可能なパリテイチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61195431A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373437A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | パリテイ回路検査方式 |
| JPH0675797A (ja) * | 1985-08-12 | 1994-03-18 | British Gas Plc | パリティチェック回路 |
| JPH08123703A (ja) * | 1994-10-24 | 1996-05-17 | Nec Corp | パリティチェック回路の故障検出方式 |
-
1985
- 1985-02-25 JP JP60034670A patent/JPS61195431A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0675797A (ja) * | 1985-08-12 | 1994-03-18 | British Gas Plc | パリティチェック回路 |
| JPS6373437A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | パリテイ回路検査方式 |
| JPH08123703A (ja) * | 1994-10-24 | 1996-05-17 | Nec Corp | パリティチェック回路の故障検出方式 |
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