JPS6244842A - スキヤンパス診断回路 - Google Patents
スキヤンパス診断回路Info
- Publication number
- JPS6244842A JPS6244842A JP60184013A JP18401385A JPS6244842A JP S6244842 A JPS6244842 A JP S6244842A JP 60184013 A JP60184013 A JP 60184013A JP 18401385 A JP18401385 A JP 18401385A JP S6244842 A JPS6244842 A JP S6244842A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- scanning path
- terminal
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスキャンパスの診断回路に関する。
従来、ＬＳＩを使用した処理装置等において、内部の状
態を処理装置外部より見る手段としてスキャンパスが用
いられる。しかし、スキャンパスの診断はファームウェ
アにより各種データパターンを入出力してスキャンパス
の正常性を確認していた。
態を処理装置外部より見る手段としてスキャンパスが用
いられる。しかし、スキャンパスの診断はファームウェ
アにより各種データパターンを入出力してスキャンパス
の正常性を確認していた。
従来のスキャンパスは論理装置内の各レジスタをシリア
ルに接続し、レジスタの値を外部より容易に読出し、又
は書込みが出来る様になっている。
ルに接続し、レジスタの値を外部より容易に読出し、又
は書込みが出来る様になっている。
しかしながら、スキャンパス上に異常があった場合、異
常検出が容易に出来ず、ファームウェアにより各種デー
タパターンを人出力し正常性を確認していたため、ファ
ームウェアの処理が複雑になり、さらに異常検出までの
処理時間が長くなる欠点があった。
常検出が容易に出来ず、ファームウェアにより各種デー
タパターンを人出力し正常性を確認していたため、ファ
ームウェアの処理が複雑になり、さらに異常検出までの
処理時間が長くなる欠点があった。
本発明の目的は、少ないハードウェアでスキャンパスの
正常性を高速で確認することできるスキャンパス診断回
路を提供することにある。
正常性を高速で確認することできるスキャンパス診断回
路を提供することにある。
本発明のスキャンパス診断回路は、一方の入力端子にス
キャンパスデータを入力する排他的論理和回路と、この
排他的論理和回路の出力をうけるフリップフロップと、
このフリップフロップと、このフリップフロップの出力
端子を前記排他的論理和回路の他方の入力端子に論理的
に接続する手段とを持つことを特徴としている。
キャンパスデータを入力する排他的論理和回路と、この
排他的論理和回路の出力をうけるフリップフロップと、
このフリップフロップと、このフリップフロップの出力
端子を前記排他的論理和回路の他方の入力端子に論理的
に接続する手段とを持つことを特徴としている。
次に本発明の一実施例について説明する。
第１図は本発明におけるスキャンパス構成図である。
診断制御装置１は制御記憶部２と、シフトレジスタ３と
を含み、スキャンパスに関する制御を行う。
を含み、スキャンパスに関する制御を行う。
スキャンパスデータは診断制御装置１から出て、論理カ
ード４のスキャンイン端子６を経由しフリップフロップ
回路５を通り、スキャンパス構成レジスタ７の各々をシ
リアルに接続して論理カード４のスキャンアウト端子８
から出力され、さらに診断制御装置１のシフトレジスタ
３の入力端子に送られる。
ード４のスキャンイン端子６を経由しフリップフロップ
回路５を通り、スキャンパス構成レジスタ７の各々をシ
リアルに接続して論理カード４のスキャンアウト端子８
から出力され、さらに診断制御装置１のシフトレジスタ
３の入力端子に送られる。
第２図は第１図のフリップフロップ回路５の詳細を示し
たものである。スキャンイン端子６は排他的論理和回路
２１の一方の入力端子に接続され、排他的論理和回路２
１の他方の入力端子はＡＮＤ回路２２の出力端子に接続
されている。
たものである。スキャンイン端子６は排他的論理和回路
２１の一方の入力端子に接続され、排他的論理和回路２
１の他方の入力端子はＡＮＤ回路２２の出力端子に接続
されている。
排他的論理和回路２１の出力端子はフリップフロップ２
０の入力端子に接続され、このフリップフロップの出力
端子は、ＡＮＤ回路２２の一方の入力端子およびフリッ
プフロップ回路５の出力端子２５に接続され、ＡＮＤ回
路２２の他方の入力端子は、スキャンパスのテストを指
示するテストモード端子２３に接続されている。
０の入力端子に接続され、このフリップフロップの出力
端子は、ＡＮＤ回路２２の一方の入力端子およびフリッ
プフロップ回路５の出力端子２５に接続され、ＡＮＤ回
路２２の他方の入力端子は、スキャンパスのテストを指
示するテストモード端子２３に接続されている。
次に動作を説明する。
診断制御装置１が論理カード４のスキャンパスの正常性
をチェックする時は、図示はしていないが診断装置１よ
りテストモード端子２３に送られるテストモード信号が
１″になる。このテストモード信号” １ ”はＡＮＤ
回路２２に入力される。この時、診断制御装置１からス
キャンイン端子６にスキャンパスデータを送り、スキャ
ン動作を行う。
をチェックする時は、図示はしていないが診断装置１よ
りテストモード端子２３に送られるテストモード信号が
１″になる。このテストモード信号” １ ”はＡＮＤ
回路２２に入力される。この時、診断制御装置１からス
キャンイン端子６にスキャンパスデータを送り、スキャ
ン動作を行う。
スキャンパスデータは排他的論理和回路２１により、次
の真理値表の値に従った論理を出力する。
の真理値表の値に従った論理を出力する。
真理値表
従ってスキャンパスデータが“１１・・・・・・・・・
１１′”の場合、最初のデータ゛１”が入力した時には
フリップフロップ２０はリセットされており、出力端子
２５にはＬＬ ０１１が出力される。このときＡＮＤ回
路２２の入力は“１″と“０′”であるからその出力は
“Ｄ″となり、この出力は排他的論理和回路２１に入力
される。
１１′”の場合、最初のデータ゛１”が入力した時には
フリップフロップ２０はリセットされており、出力端子
２５にはＬＬ ０１１が出力される。このときＡＮＤ回
路２２の入力は“１″と“０′”であるからその出力は
“Ｄ″となり、この出力は排他的論理和回路２１に入力
される。
従って排他的論理和回路２１の入力は０″と“１″であ
り、その出力は“１”となる。この出力はフリップフロ
ップ２０に格納される。スキャンイン入力端子６に次の
データ゛１″が入力されると、フリップフロップ２０に
格納されているデータ″１ｎが出力端子２５より出力さ
れると共にＡＮＤ回路２２に入力される。このときＡＮ
Ｄ回路２２の入力は共に′１″であるからその出力は゛
１パとなり、この出力は排他的論理和回路２１に入力さ
れる。従って排他的論理和回路２１の入力は共にパ１”
であり、その出力は０”となる。この出力は、フリップ
フロップ２０に格納される。以下、スキャンイン端子に
データ゛１”が入力される毎に同様の動作が繰り返され
る。このようにスキャンパスデータ゛１１・・・・・・
・・・１１″の時は、出力端子２５から’０１０１・・
・・・・・・・０１０１”のパターンが出力される。
り、その出力は“１”となる。この出力はフリップフロ
ップ２０に格納される。スキャンイン入力端子６に次の
データ゛１″が入力されると、フリップフロップ２０に
格納されているデータ″１ｎが出力端子２５より出力さ
れると共にＡＮＤ回路２２に入力される。このときＡＮ
Ｄ回路２２の入力は共に′１″であるからその出力は゛
１パとなり、この出力は排他的論理和回路２１に入力さ
れる。従って排他的論理和回路２１の入力は共にパ１”
であり、その出力は０”となる。この出力は、フリップ
フロップ２０に格納される。以下、スキャンイン端子に
データ゛１”が入力される毎に同様の動作が繰り返され
る。このようにスキャンパスデータ゛１１・・・・・・
・・・１１″の時は、出力端子２５から’０１０１・・
・・・・・・・０１０１”のパターンが出力される。
このようなデータはスキャンパス構成レジスタ７を経て
、スキャンアウト端子８よりスキャンアウトデータとし
て出力され、診断制御装置１に取り込まれる。
、スキャンアウト端子８よりスキャンアウトデータとし
て出力され、診断制御装置１に取り込まれる。
診断制御装置１では読出して来たデータパターンをチェ
ックし、０１・・・・・・０１”パターン以外の時に、
スキャンパスエラーとする。なお、故障モードには、“
Ｏ”縮退、 ” １ ”縮退があるが本発明ではいずれ
の故障も検出可能である。
ックし、０１・・・・・・０１”パターン以外の時に、
スキャンパスエラーとする。なお、故障モードには、“
Ｏ”縮退、 ” １ ”縮退があるが本発明ではいずれ
の故障も検出可能である。
本発明はスキャンパスのフリップフロップに排他的論理
和回路を接続することにより、” ｏ ”縮退、 ”
１ ”縮退いずれの故障も少ないハードウェアで高速
に検出できる効果がある。
和回路を接続することにより、” ｏ ”縮退、 ”
１ ”縮退いずれの故障も少ないハードウェアで高速
に検出できる効果がある。
第１図は本発明のスキャンパス構成図、第２図は第１図
のフリップフロップ回路の詳細図である。 １ ・・・ 診断制御装置 ２ ・・・ 制御記憶部 ３ ・・・ シフトレジスタ ４ ・・・ 論理カー８ド ５ ・・・ フリップフロップ回路 ６ ・・・ スキャンイン端子 ７ ・・・ スキャンパス構成レジスフ８ ・・・ ス
キャンアウト端子 ２０ ・・・ フリップフロップ ２１ ・・・ 排他的論理和回路 ２２ ・・・ ＡＮＤ回路 ２３ ・・・ テストモード端子 ２５ ・・・ フリップフロップ回路出力端子代理人
弁理士 岩 佐 義 幸 ぐｑ σ］
のフリップフロップ回路の詳細図である。 １ ・・・ 診断制御装置 ２ ・・・ 制御記憶部 ３ ・・・ シフトレジスタ ４ ・・・ 論理カー８ド ５ ・・・ フリップフロップ回路 ６ ・・・ スキャンイン端子 ７ ・・・ スキャンパス構成レジスフ８ ・・・ ス
キャンアウト端子 ２０ ・・・ フリップフロップ ２１ ・・・ 排他的論理和回路 ２２ ・・・ ＡＮＤ回路 ２３ ・・・ テストモード端子 ２５ ・・・ フリップフロップ回路出力端子代理人
弁理士 岩 佐 義 幸 ぐｑ σ］
Claims (1)
- （１）一方の入力端子にスキャンパスデータを入力する
排他的論理和回路と、この排他的論理和回路の出力をう
けるフリップフロップと、このフリップフロップの出力
端子を前記排他的論理和回路の他方の入力端子に論理的
に接続する手段とを持つことを特徴とする診断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184013A JPS6244842A (ja) | 1985-08-23 | 1985-08-23 | スキヤンパス診断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184013A JPS6244842A (ja) | 1985-08-23 | 1985-08-23 | スキヤンパス診断回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6244842A true JPS6244842A (ja) | 1987-02-26 |
Family
ID=16145804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184013A Pending JPS6244842A (ja) | 1985-08-23 | 1985-08-23 | スキヤンパス診断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6244842A (ja) |
-
1985
- 1985-08-23 JP JP60184013A patent/JPS6244842A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4488259A (en) | On chip monitor | |
| JPH07181231A (ja) | 回路ボード試験システム及びその方法 | |
| JP3645578B2 (ja) | スマート・メモリの組込み自己検査のための装置と方法 | |
| JPS5833576B2 (ja) | 計算機システムの故障診断装置 | |
| JPS6226734B2 (ja) | ||
| US4682331A (en) | Logic circuit with self-test | |
| JPS60239836A (ja) | 論理回路の故障診断方式 | |
| JPS6244842A (ja) | スキヤンパス診断回路 | |
| US6256761B1 (en) | Integrated electronic module with hardware error infeed for checking purposes | |
| KR920009635B1 (ko) | 논리회로블럭의 자기진단회로 | |
| JPS63174141A (ja) | 情報処理装置の試験診断方式 | |
| JPH0238879A (ja) | 論理回路 | |
| JPH06139094A (ja) | 情報処理装置 | |
| JPS60111173A (ja) | Ｉｃ試験装置 | |
| JPS61195431A (ja) | 自動検査可能なパリテイチエツク回路 | |
| JPH04134276A (ja) | フリップフロップ回路の診断方法 | |
| JPH0267973A (ja) | 動作保証回路を有する診断用回路 | |
| JP3180303B2 (ja) | プリント板における論理素子間接続状態の診断方法 | |
| JPH0210178A (ja) | 論理回路 | |
| JPH04263200A (ja) | シフトパス方式 | |
| JPH0216642A (ja) | 情報処理装置診断回路 | |
| JPH0466880A (ja) | 障害処理装置 | |
| JPH0424832A (ja) | 障害検出回路の診断方式 | |
| JPH05145019A (ja) | 集積回路 | |
| JPS62221743A (ja) | 診断制御装置 |