JPH07181231A - 回路ボード試験システム及びその方法 - Google Patents

回路ボード試験システム及びその方法

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JPH07181231A
JPH07181231A JP6226018A JP22601894A JPH07181231A JP H07181231 A JPH07181231 A JP H07181231A JP 6226018 A JP6226018 A JP 6226018A JP 22601894 A JP22601894 A JP 22601894A JP H07181231 A JPH07181231 A JP H07181231A
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JP6226018A
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Najmi T Jarwala
タハー ジャーワラ ナズミ
Paul A Stiling
エー．スティリング ポール
Enn Tammaru
タムマル エン
Chi Wang Yau
ワング ヤウ チ
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American Telephone and Telegraph Co Inc
AT&T Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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Abstract

(57)【要約】 【目的】 境界走査方式の回路ボード試験システム及び
方法の改良。 【構成】 回路ボード１２1〜１２n（以下１２）上の複
数の電子構成要素１５に付随する境界走査セル１４1〜
１４pからなる少なくとも１個のチェーンを各々が有す
る少なくとも１個の回路ボード１２を試験するための回
路ボード試験システム１０が、これらの回路ボード１２
によって形成される電子システムの全体レベルでの試験
を管理するための試験・診断ホストプロセッサ１６と境
界走査マスタ仮想機械１７とからなる。境界走査マスタ
仮想機械１７は試験・診断ホストプロセッサ１６からの
試験開始コマンドに応答して、回路ボード１２のエラー
有無を定めるために各回路ボード１２をしてその回路ボ
ード１２に特有の試験プログラム２３を実行せしめ、試
験結果を回路ボード１２から受けて、回路ボード１２の
動作を示す試験情報に変換し試験・診断ホストプロセッ
サ１６に伝達する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、互いに結合された境界
走査試験可能な複数の電子構成要素を各々が有する回路
ボードから構成されるシステム内の１個以上の回路ボー
ドを試験するための方法及び装置に関する。
【０００２】
【従来の技術】従来、回路ボードの故障、例えば回路ボ
ード上の１つの構成要素（例、集積回路）の１つのノー
ド（すなわち、ピン）と、同じ回路ボード上の別の構成
要素の１つのノードとの間の接続不良のような故障を検
出するためには、回路ボードをいわゆる「ベッド・オブ
・ネールズ」方式の試験装置によって試験する方法が用
いられて来た。
【０００３】しかし、回路ボード上の構成要素の密度が
増加するにつれて、回路ボード上の構成要素へのアクセ
スが減少することからこの従来の試験装置を用いた試験
は著しく困難になって来ている。この理由から、多くの
回路ボードは今や、ＡＮＳＩ／ＩＥＥＥ規格１１４９.
１ 「試験アクセスポ−ト及び境界走査アーキテクチ
ャ」に規定される形式の境界走査試験アーキテクチャを
有するように設計されている。このＡＮＳＩ／ＩＥＥＥ
規格１１４９.１ 「試験アクセスポ−ト及び境界走査ア
ーキテクチャ」を本出願の引用文献とする。
【０００４】ＡＮＳＩ／ＩＥＥＥ規格「試験アクセスポ
−ト及び境界走査アーキテクチャ」によれば、回路ボー
ド上の選択された各構成要素には、各々が１個の１ビッ
トレジスタからなる１個以上の境界走査セルが、設けら
れる。各境界走査セルは、入力、出力、入出力、又は制
御ノードのような、構成要素のノードに結合される。境
界走査セルは、普通「境界走査チェーン」と呼ばれる単
一のチェーン状に直列に結合される。
【０００５】回路ボードの境界走査試験を行うために
は、ビット列を、その各ビットが境界走査チェーン内の
互いに別個のセルにラッチされるようにチェーン内を移
動させる。ビット列が境界走査チェーン内を移動する
と、構成要素の出力ノードに結合された各セルが更新さ
れる。すなわち、そのセルに移動したビットがそのセル
に結合された対応する出力ノードに現れる。すると、出
力ノードに現れたビットは、この出力ノードによって駆
動される別の構成要素の入力ノードに付随する境界走査
セルによって「捕捉」（キャプチャ）される。
【０００６】境界走査試験可能な構成要素間の接続が無
故障かどうかを点検するためには、境界走査チェーン内
のビットを引出し、無故障条件下で得られたビット列と
比較する。
【０００７】上に述べた手法による境界走査試験は、各
回路ボード上の境界走査主検査装置（境界走査マスタ）
（ＢＳＭ）を経て制御される。境界走査マスタは、試験
・診断ホストプロセッサから試験情報を受信する１個の
論理ブロックから構成される。試験・診断ホストプロセ
ッサからの、試験対象の回路ボードの形式に特有の試験
コマンドに応答して、その回路ボード上の境界走査マス
タが、境界走査チェーンに結合された構成要素の境界走
査試験を実行する。
【０００８】これに加えて、境界走査マスタは又、回路
ボード上の、組み込み自己試験能力を有する構成要素の
組み込み自己試験を開始する。更に、境界走査マスタは
又、試験完了後境界走査試験可能な構成要素によって生
成された応答を圧縮する能力を与えられる。
【０００９】
【発明が解決しようとする課題】理論的には、各境界走
査マスタは、多数の回路ボードを有するシステムの試験
中に利用可能な、ほぼ完全な自己試験の実施能力、をそ
の付随する回路ボードに賦与することができる。しか
し、そこには実際上の限界があり、これらの限界によっ
て、システムレベルで最適な境界走査試験の実施がこれ
まで悪影響を受けてきた。
【００１０】例えば、異なるシステムには異なる形式の
試験・診断プロセッサが用いられる傾向にあり、その結
果として異なるプロセッサアーキテクチャが出現するこ
ととなり、この点に考慮する必要があった。プロトコル
についても、異なる種類が存在し、これも多様性が要求
されるという問題をより大きくしている。
【００１１】更に、システムレベルで行われる試験は主
として機能的試験であり、それ自体、概して回路ボード
自身の変更又は改定に無関係である。これと対象的に、
境界走査及び組み込み自己試験技術は概して、回路ボー
ド上の構成要素及び／又はそれら構成要素間の相互接続
における変更に影響される、構造的試験を行うものであ
る。これまでは、これらの変更がシステム全体の機能性
に影響を及ぼさない場合でも、これらの変更を考慮して
システム試験・診断ソフトウエアを修正する必要があっ
た。
【００１２】したがって、簡単な且つ高精度の早期故障
検出が可能な境界走査方式の試験・診断技術が必要とさ
れている。
【００１３】
【課題を解決するための手段】簡略には、本発明の好ま
しい一実施例によれば、課題を解決するための手段は、
互いに結合された境界走査試験可能な複数の電子構成要
素を有する少なくとも１個の回路ボードを試験するため
の回路ボード試験システムである。この回路ボード試験
システムは、試験対象の回路ボードの特性に無関係に試
験・診断を開始するための試験・診断ホストプロセッサ
からなる。
【００１４】境界走査マスタ仮想機械（ＢＶＭ）が、試
験・診断ホストプロセッサに結合されて、高レベルの試
験開始コマンドを試験・診断ホストプロセッサから受信
する。境界走査マスタ仮想機械は、試験開始コマンドを
変換し、その後各回路ボードに、その回路ボードをして
その回路ボード自身に特定の試験プログラムに基づいて
試験を開始せしめるような少なくとも１個の試験コマン
ドを伝達する。
【００１５】境界走査マスタ仮想機械は又、各回路ボー
ドによって保持される互いに別個の境界走査マスタ（Ｂ
ＳＭ）（境界走査主検査装置）を有する。各境界走査マ
スタは、境界走査試験を実行させ且つその試験の結果を
境界走査変換装置に供給させる試験プログラムを実行す
るためのプロセッサとレジスタのセットとを有する。境
界走査変換装置は、もし回路ボードに故障がある場合に
はそれらの故障を含むその回路ボードの状態に関する試
験情報、を試験・診断ホストプロセッサに供給するため
に試験結果を変換する。
【００１６】本明細書の説明から判るように、試験・診
断ホストプロセッサが、試験中の回路ボードに特有の詳
細事項に無関係に、全体的なレベルでの試験を行うこと
が、境界走査マスタ仮想機械によって可能になる。各回
路ボードに関する特有の詳細事項の試験は、境界走査マ
スタ仮想機械によって管理される。
【００１７】
【実施例】図１は、複数の回路ボード１２1、１２2...
１２n（ここにｎは整数）を試験するための、本発明の
好ましい一実施例に基づく回路ボード試験システム１０
（以下単に、試験システム）である。全体的には、回路
ボード １２1、１２2...１２n は、局線電話交換装置の
ような電子システムを構成する。
【００１８】各回路ボード１２i（ここにｉは整数≦
ｎ） は、単一の境界走査チェーンを形成して直列に結
合された複数の境界走査セル １４1、１４2、１４3...
１４p（ここにｐは整数）からなる境界走査アーキテク
チャ有する（図示しないが、回路ボード１２i 上の境界
走査セル１４1〜１４pを、１個以上の他の回路ボード上
の各境界走査チェーンと順次に結合するようにしてもよ
い）。
【００１９】境界走査セル１４1〜１４pは各々、集積回
路等のような電子構成要素１５のノードに付随する１ビ
ットレジスタからなる。各境界走査セルは、そのセルに
付随する構成要素１５のノードに現存する信号の状態に
応答して、初めに述べた境界走査試験技術に基づいて構
成要素間の相互接続の試験を行う。
【００２０】回路ボード試験システム１０は、試験・診
断ホストプロセッサ１６を有し、回路ボード１２1〜１
２nによって一括して形成されたシステムを機能的に試
験するための、回路ボード１２1〜１２nの試験が、この
試験・診断ホストプロセッサ１６によって開始される。
【００２１】試験・診断ホストプロセッサ１６は、回路
ボード １２1〜１２n の試験の開始及び管理専用のプロ
セッサの形式を取ってもよい。又代わりに、試験・診断
ホストプロセッサ１６は、種々の機能を行いそのうちの
１つの機能として回路ボード１２1〜１２nの試験の開始
及び管理が含まれるようなプロセッサの形式を取るよう
にしてもよい。
【００２２】試験・診断ホストプロセッサ１６が回路ボ
ードの試験を専用的に管理するか又は他の作業と共用的
に管理するかに関係なく、試験・診断ホストプロセッサ
１６は、本発明に基づき、システムレベルでの回路ボー
ド１２1〜１２nの試験・診断だけを管理する。別言すれ
ば、試験・診断ホストプロセッサ１６は、個々の回路ボ
ードの実際の試験を制御することはしないし、したがっ
て、各回路ボードに特有の詳細事項には無関係である。
【００２３】回路ボード１２1〜１２nの実際の試験は、
境界走査マスタ仮想機械１７によって行われる。境界走
査マスタ仮想機械１７は、境界走査変換装置１８と、全
てが伝達バス２１を経て境界走査変換装置に結合された
複数の境界走査マスタ（ＢＳＭ）（境界走査主試験装
置）２０1、２０2...２０nとを有する。境界走査マスタ
２０1、２０2...２０n の各々は、回路ボード１２1〜１
２nのうちの互いに別個の個々の回路ボードによって保
持される。後に更に詳細に述べるように、各境界走査マ
スタがその回路ボードの試験を制御する。
【００２４】境界走査マスタ２０1〜２０nの各々には、
複数の、消去可能プログラム可能な読み出し専用メモリ
（ＥＰＲＯＭ）２２1、２２2...２２nのうちの互いに別
個の個々のメモリが付随する。各ＥＰＲＯＭ２２i は、
その対応する境界走査マスタに固有の、互いに別個の試
験プログラム２３を記憶するプログラム記憶メモリであ
る。
【００２５】図３からよく判るように、各試験プログラ
ム２３は、ヘッダ部分としての試験プログラムヘッダ２
４と、少なくとも１個で最大２５５個までの互いに別個
の試験プログラムモジュ−ル２５（簡単には、試験モジ
ュ−ル）（説明の便宜上、番号０、１、４、及び１６の
モジュ−ルだけを図示する）とから構成される。図３に
ついては下に更に詳細に述べる。
【００２６】図１において、境界走査マスタ２０1〜２
０nの各々についての試験プログラムをＥＰＲＯＭ２２1
〜２２nのうちの対応する１個のＥＰＲＯＭ内に記憶す
る代わりに、境界走査マスタ２０1〜２０nの各々につい
ての試験プログラムを磁気ディスク２６に一括して記憶
することも可能である。試験プログラム２３が磁気ディ
スク２６に記憶される場合は、ＥＰＲＯＭ２２1〜２２n
の必要性はなくなる。
【００２７】境界走査マスタ２０1〜２０nは互いに同一
である。したがって境界走査マスタ２０1 だけについて
詳細を説明する。図２を参照して説明すると、境界走査
マスタ２０1 は、全体的プロセッサインタフェ−ス２７
を有する。全体的プロセッサインタフェ−ス２７はマイ
クロプロセッサ等の形状を有し、この回路ボードに特有
な図１の試験プログラム２３に基づき、この回路ボード
１２1 の試験を制御するように作動する。
【００２８】全体的プロセッサインタフェ−ス２７は、
８ビットのデータバス（Ｄ０−Ｄ７）と、読み出し／書
き込み制御信号ライン（Ｒ／Ｗ＊）を有する単一ビット
のアドレスライン（ＲＡ）及び制御バスと、データ有効
信号ライン（ＤＡＶ＊）と、チップ使用可能化信号ライ
ン（ＣＥ＊）とを有する。全体的プロセッサインタフェ
−ス２７のクロック処理は、クロック信号ＴＣＫＩＮに
よって制御される。
【００２９】全体的プロセッサインタフェ−ス２７は、
複数の境界走査マスタ内部レジスタ（一般には１８個）
を有するレジスタバンク２９に双方向のバス２８を経て
結合される。表１及び表２はレジスタバンク２９内のレ
ジスタ自体の説明及び機能を示す。
【００３０】
【表１】
【表２】
【００３１】レジスタバンク２９は双方向のバス３０を
経て第１メモリバンク３２と試験パターン自動発生装置
３４（ＡＴＰＧ）とに結合される。第１メモリバンク３
２は、図１の回路ボード１２1 を試験するための決定論
的試験ベクトルのセットを記憶するので、試験ベクトル
出力（ＴＶＯ）メモリと名付けられる。試験ベクトル出
力メモリ内のベクトルは、試験に先立って生成される。
【００３２】試験パターン自動発生装置３４は一般に、
境界走査マスタの内部のレジスタバンク２９内の試験ベ
クトル操作レジスタに記憶される情報に基づいて試験ベ
クトルの４個のパターンのうちの互いに別個の個々のパ
ターンを生成するリニアフィードバックシフトレジスタ
の形式を取る。試験ベクトル出力メモリ３２と試験パタ
ーン自動発生装置３４とは多重化装置（マルチプレク
サ）３６の第１入力部及び第２入力部にそれぞれ結合さ
れる。
【００３３】多重化装置（マルチプレクサ）３６は、そ
の第１及び第２入力部のうちから選択された１個の入力
部における信号をその出力部（境界走査マスタ２０1 の
試験データ出力部（ＴＤＯ）と名付ける）に送る。境界
走査マスタ２０1 の試験データ出力部は、図１の境界走
査セル１４1〜１４pからなる境界走査チェーンの試験デ
ータ出力部に結合される。
【００３４】レジスタバンク２９は又、バス３０によっ
て第２メモリバンク３８（試験ベクトル入力（ＴＶＩ）
メモリバンクと名付ける）に結合される。試験ベクトル
入力メモリバンク３８は、多重化装置３６を経て、そこ
に供給された試験ベクトルに応答して、図１の境界走査
セル１４1〜１４pからなる境界走査チェーンによって生
成された応答を記憶する。
【００３５】図１の回路ボード１２1 によって生成され
た応答は又、リニアフィードバックシフトレジスタ４０
によって圧縮される。リニアフィードバックシフトレジ
スタ４０は、図１の回路ボード１２1 の動作を示す特性
（すなわち、圧縮された応答のセット）を記憶するの
で、特性分析レジスタ（ＳＡＲ）と名付けられる。
【００３６】図２の境界走査マスタ２０1 は、各々がバ
ス３０に結合された１対の試験モード選択（ＴＭＳ）信
号発生装置４２及び４４を有する。試験モード選択信号
発生装置４２及び４４は各々、互いに異なる１対の試験
モード選択信号ＴＭＳ０及びＴＭＳ１のうちの別個の信
号を生成する。
【００３７】これらの信号は、本出願の引用文献とした
ＡＮＳＩ／ＩＥＥＥ規格 １１４９.１ 「試験アクセス
ポ−ト及び境界走査アーキテクチャ」に記述されている
境界走査試験技術に基づいて１対の境界走査チェーンの
うちの互いに別個の個々のチェーンをそれぞれ制御する
ことができる。１個の境界走査チェーンだけを制御する
場合には、試験モード選択信号発生装置４２及び４４の
うちの１個を除去できる。
【００３８】境界走査マスタ２０1 には又、バス３０に
結合されたクロック発生装置４６が付随する。クロック
発生装置４６は、境界走査試験の時間中、図１の回路ボ
ード１２1 上の構成要素（図示しない）に供給されるク
ロック信号ＴＣＫを生成するために用いられ、クロック
信号ＴＣＫを１から１２８までの範囲の、プログラム可
能値によって生成する。
【００３９】クロック発生装置４６がクロック信号の速
度を実効的に低下させる理由は、境界走査チェーン内の
境界走査セル１４1〜１４pのうちの個々の別個のセルに
付随する低速の構成要素１５が１個以上存在する場合が
しばしばあるからである。その結果として、最低速の構
成要素１５の所要クロック速度にまでクロック速度を下
げる必要が生じる。
【００４０】境界走査マスタ２０1 は又、バス３０に結
合された割り込み／サンプリング論理回路４８を有す
る。割り込み／サンプリング論理回路は一般に、レジス
タと、これに付随し、タイマ／カウンタ５０によってク
ロックされる不規則論理回路とから構成される。割り込
み／サンプリング論理回路４８の機能は、試験中に境界
走査チェーンによって生成される情報のサンプリングを
行うことである。
【００４１】情報をサンプリングするために、割り込み
／サンプリング論理回路４８がサンプリング信号ＳＰ＊
によって起動される。サンプリング信号ＳＰ＊に応答し
て、割り込み／サンプリング論理回路４８が、バス３０
を経て読み取られるサンプリングされたデータの供給準
備ができたことを示すための割り込み信号ＩＮＴ＊を生
成する。
【００４２】境界走査マスタ２０1 は更に、境界走査マ
スタが単一リングモードと多リングモードとの両方で動
作することを可能にするために、米国特許第５,０２９,
１６６号（本特許をここに本出願の引用文献とする）に
記述されている形式の、システムレベル境界走査リング
形状論理回路５２を有する。
【００４３】単一リングモードで動作する場合、境界走
査マスタ２０1 は、他の境界走査マスタとは無関係に機
能し、回路ボード１２1 上の境界走査セル１４1〜１４p
からなるチェーンだけを試験するように動作する。多リ
ングモードで動作する場合、境界走査マスタ２０1 は、
１個以上の他の境界走査マスタに協力して、境界走査セ
ル１４1〜１４pからなる個々のチェーンを試験する。
【００４４】前に述べたように、個々の境界走査マスタ
２０1〜２０nの制御は、図１の境界走査変換装置１８に
よって行われる。図１で説明すると、境界走査変換装置
１８は、一連のデータレジスタ５４〜６０のセットと、
一連の制御レジスタ６２〜６８のセットと、一連の状態
レジスタ７０〜７４のセットとから構成される。
【００４５】データレジスタ５４は、ＥＰＲＯＭ２２1
〜２２nの各々に試験プログラム２３の開始アドレス
（すなわちベースアドレス）を記憶することから、ベー
スアドレスレジスタと名付けられる。このアドレスか
ら、対応するＥＰＲＯＭに記憶された試験プログラム２
３の試験モジュ−ル２５（図３）の各モジュ−ルの位置
を設立できる。データレジスタ５６は、ＥＰＲＯＭ２２
1〜２２nのうちの特定の１個のＥＰＲＯＭ内に現在アク
セス中の記憶位置を保持することから、プログラムカウ
ンタと名付けられる。
【００４６】データレジスタ５８は、ビットカウンタと
名付けられる。これは、このデータレジスタが図２の境
界走査マスタ内部のレジスタバンク２９におけるレジス
タの内容を読み取るために実行される特定の読み取り命
令に応答して境界走査マスタ２０1〜２０nのうちの特定
の境界走査マスタから読み取られたビットの数を累積す
るためである。
【００４７】ビットカウンタ５８は、境界走査マスタ仮
想機械１７によってサポートされる最高レベルの診断解
を与える得るように、試験プログラム２３内でミスマッ
チであることが判明したビットを識別するための追跡作
業を行う。或るビットがミスマッチであることが判明す
る都度、ＥＰＲＯＭに記憶された試験プログラム内のそ
のビットの位置が、ビットカウンタ５８によって識別さ
れたとおりに記録される。
【００４８】データレジスタ６０は、ミスマッチの数を
カウントすることから、ミスマッチカウンタと名付けら
れる。ミスマッチカウンタ６０のカウントによってミス
マッチの数が予め定められた値に到達すると、エラーの
記録作業（すなわちミスマッチのカウント）が終結され
る。
【００４９】制御レジスタ６２は、試験・診断ホストプ
ロセッサ１６によって要求されたエラー記録レベルを示
す値（一般に、２ビット幅）を記憶することから、エラ
ー記録レベルレジスタと名付けられる。制御レジスタ６
４は、エラー記録上のサイズ限として設定される値を記
憶することから、エラー記録最大サイズレジスタと名付
けられる。
【００５０】制御レジスタ６６は、試験プログラム２３
を実行する際に用いられるフロー制御の形式を指定する
値を有することから、フロー制御形式レジスタと名付け
られる。制御レジスタ６６に記憶される値次第で、試験
プログラム２３の試験モジュ−ル２５が順次、試験・診
断ホストプロセッサ１６の制御の下に実行されるか、又
は、試験プログラムに内蔵されたデフォルトフロー制御
に従って試験が行われる。
【００５１】制御レジスタ６８は、試験プログラム２３
が有する、検査合計と循環冗長検査とのどちらのプログ
ラムを実行するかを決定する値、を記憶することから、
検査合計／循環冗長検査レジスタと名付けられる。
【００５２】状態レジスタ７０は、エラー記録がオーバ
フローしてエラー記録作業を終結すべき時点を表示する
ように機能することから、エラー記録オーバフローフラ
ッグと名付けられる。
【００５３】状態レジスタ７２は、試験モジュ−ルデー
タ／検査不合格フラッグと名付けられる。これは、図１
及び図３の試験プログラム２３の現試験モジュ−ル２５
（図３参照）の試験が不合格だった（すなわち、ミスマ
ッチと判明したビットがあった）かどうか、又はその検
査合計／循環冗長検査の値がマッチングできなかったか
どうか、を示すフラッグとしてそれぞれが作用する２個
の値を、このレジスタが有するからである。
【００５４】状態レジスタのうちの最後のレジスタであ
る状態レジスタ７４は、試験プログラムデータ／検査不
合格フラッグと名付けられる。これは、実効中に現試験
プログラムの試験が不合格だったかどうか、又はその検
査合計／循環冗長検査が不合格だったかどうか、を記録
する２個の値を、このレジスタが有するからである。レ
ジスタ７４の２個の値は、プログラム全体の合格／不合
格特性を検討するために用いることが可能である。
【００５５】図３に試験プログラム２３の詳細を示す。
上に述べたように、試験プログラム２３は、試験プログ
ラムヘッダ２４と、複数の互いに別個の試験モジュ−ル
２５とを有する。試験プログラムヘッダ２４は、試験プ
ログラムの前文を有する。試験プログラムの開始を示す
プログラム開始ヘッダ動作コ−ドに加えて、試験プログ
ラムヘッダ２４は次の４種類の情報も有する。
【００５６】すなわち、（１）回路ボード自体の表示、
（２）その回路ボードの特定のバージョン、（３）試験
プログラムの内容（試験モジュ−ルの数及び記憶位
置）、及び（４）試験プログラムの完全性を検証するた
めに、検査合計／循環冗長検査が用いられるかどうか、
の情報である。試験プログラムの終の部分には、プログ
ラムヘッダが更に命令を有していないことを示すための
プログラム終了ヘッダ動作コ−ドがある。
【００５７】試験プログラム２３は試験プログラムヘッ
ダに加えて、上に述べたように、その回路ボードに適用
される１個の試験から各々が構成される複数の試験モジ
ュ−ル２５を有する。試験モジュ−ル２５は、境界走査
マスタ自己試験、境界走査完全性試験、相互接続試験、
組み込み自己試験実行（構成要素がそのように装備され
ている場合）、及びクラスター試験を有する。
【００５８】図３から判るように、各試験モジュ−ル２
５は、試験モジュ−ルが開始されることを示す試験開始
モジュ−ル動作コ−ドで始まる。試験開始モジュ−ルコ
マンドに続いて、試験モジュ−ルの本体部があり、ここ
には、境界走査マスタに特定の試験、試験励起及び予想
される試験特性をプログラミングする命令が含まれる。
試験モジュ−ルの終は、分岐情報及び検査合計又は循環
冗長検査を含む試験終了モジュ−ル動作コ−ドによって
表示される。
【００５９】図１の境界走査マスタ仮想機械１７は、次
の仕方で回路ボード１２1〜１２nの試験を行うように動
作する。まず、試験を開始するために、試験開始コマン
ドが試験・診断ホストプロセッサ１６から境界走査マス
タ仮想機械１７に送られる。試験開始コマンドに加え
て、試験・診断ホストプロセッサ１６は又、試験プログ
ラムの記憶位置、望む診断分解度、フロー制御の形式等
を含む種々のパラメータを境界走査マスタ仮想機械１７
に送る。
【００６０】説明から判るように、試験・診断ホストプ
ロセッサ１６によって送られる情報には、個々の回路ボ
ード１２1〜１２nの各々に関する特定の詳細事項が欠け
ている。
【００６１】前に示したように、境界走査マスタ仮想機
械１７の動作モードには、（１）デフォルトフロー制御
の下での動作、及び（２）試験・診断ホストプロセッサ
１６の制御の下での動作、の２種類のモードがある。デ
フォルトフロー制御の下での動作は、特定の試験モジュ
−ルを実行するための試験・診断ホストプロセッサによ
るコマンドがないときに発生する。
【００６２】したがって、デフォルトフロー制御の下で
は、境界走査マスタ仮想機械１７は、境界走査マスタ２
０1〜２０nのうちの対応する各１個の境界走査マスタを
して、図３の試験モジュ−ル２５の全てを含む図１及び
図３の試験プログラム２３の全体を実行せしめる。
【００６３】図１の試験・診断ホストプロセッサ１６
は、デフォルトフロー制御の下で図３の試験モジュ−ル
２５のどれが実行されるかを直接には定めないが、それ
にも拘らず試験・診断ホストプロセッサ１６は、試験プ
ログラムの上部限界を定めるために、試験プログラム実
行に先立ち図３の試験プログラムヘッダ２４へのアクセ
スを必要とする。
【００６４】この情報を得ることを必要とする理由は、
決して起こらないかも知れない特定のイベントを境界走
査マスタ仮想機械１７が無限に待つ可能性の発生を、試
験・診断ホストプロセッサ１６が防止することを可能に
するためである。
【００６５】図３の試験プログラムヘッダ２４へのアク
セスを得るためには一般に、試験・診断ホストプロセッ
サ１６が図１の境界走査変換装置１８を通して境界走査
マスタ仮想機械１７を呼び出す。境界走査変換装置１８
は、試験プログラムヘッダを送ってから動作を終結す
る。
【００６６】その後、試験・診断ホストプロセッサ１６
が境界走査変換装置１８を通して境界走査マスタ仮想機
械１７を呼び出し、境界走査変換装置１８のデフォルト
フロー制御の下での動作を可能化する。この場合も、境
界走査変換装置１８の動作開始点も又、試験プログラム
のヘッダ２４である。これは、試験プログラムヘッダ２
４に含まれる情報がデフォルトフロー制御に必要とされ
るからである。
【００６７】境界走査変換装置１８が呼び出される場
合、試験プログラム内で変換装置が出会う最初の動作コ
−ドは、試験プログラムヘッダの開始を示す図３の試験
プログラムヘッダ２４内のプログラム開始ヘッダ動作コ
−ドであることが必要である。もしこの動作コ−ドに出
会わない場合は、試験プログラムの実行は終結する必要
がある。
【００６８】試験プログラムヘッダ２４の最初の命令と
してプログラム開始ヘッダ動作コ−ドが現れる場合（こ
の場合が通常である）、境界走査変換装置１８は、種々
のレジスタ５４〜７４について適切なパラメータをセッ
トするために、ヘッダに含まれる或る情報を記憶する。
図３の試験プログラムヘッダ２４の終において、試験プ
ログラムヘッダ２４に対する検査合計／循環冗長検査に
ついての計算が行われる。もし不合格の場合、試験プロ
グラムヘッダ２４の実行は終結される。
【００６９】試験プログラムヘッダ２４に対する検査合
計／循環冗長検査が合格であると仮定すると、試験プロ
グラムヘッダ２４に続く最初の試験モジュ−ル２５が１
度に１命令づつ、対応する境界走査マスタによって実行
される。命令の特性は、実行されている試験の形式に依
存する。例えば、１個以上の読み取り動作が実行される
と、その後に、読み取られた各バイトとマスク適用後の
予定値との比較が行われる。
【００７０】いま読み取られたバイトとマスクされた予
定バイトとがマッチしない場合には、図１のレジスタ７
２内の試験モジュ−ルデータ検査不合格フラッグがセッ
トされることとなる。又、各読み取り動作の実行後、ビ
ットカウンタ（レジスタ５８）が増値される。試験・診
断ホストプロセッサ１６の要求により、更に不合格情報
がある場合には記録される。、
【００７１】試験モジュ−ル２５の各命令が実行される
につれて、検査合計／循環冗長検査についての計算が行
われる。試験モジュ−ル２５の実行終了時に検査合計／
循環冗長検査についての試験が行われる。もし不合格の
場合、レジスタ７２内の試験モジュ−ル検査不合格フラ
ッグがセットされる。レジスタ内のどれかのフラッグが
セットされた場合、レジスタ７４内の試験プログラム検
査不合格フラッグがセットされる。
【００７２】試験・診断ホストプロセッサ１６の制御の
下での動作は、デフォルトフロー制御の下での動作より
も概して簡単である。試験・診断ホストプロセッサ１６
の制御の下で動作する場合、境界走査マスタ仮想機械１
７の境界走査変換装置１８が、対応する境界走査マスタ
を通して試験プログラムヘッダ２４内のプログラム開始
ヘッダ動作コ−ドを探し、その後プログラム終了ヘッダ
動作コ−ドに基づいて実行を終了するに先立ち検査合計
／循環冗長検査についての計算が行われる。
【００７３】もし最初の動作コ−ドが試験開始モジュ−
ル動作コ−ドである場合、最初の試験モジュ−ル２５が
境界走査マスタによって実行され、それからプログラム
終了ヘッダ動作コ−ドに基づいて試験モジュ−ルの実行
が終了される。エラー記録作業及び検査合計／循環冗長
検査についての計算作業も行われる。
【００７４】試験・診断ホストプロセッサ１６の動作の
下で、境界走査変換装置１８は１度に１個の試験モジュ
−ル２５（又は試験プログラムヘッダ２４）だけを実行
し、その後、どの試験モジュ−ルを次に実行するかにつ
いての試験・診断ホストプロセッサ１６からの命令を待
つ。
【００７５】以上、境界走査セル１４1〜１４pからなる
少なくとも１個の境界走査チェーンを各々が有する少な
くとも１個、好ましくは複数の回路ボード１２1〜１２n
を試験するための回路ボード試験システムについて述べ
た。
【００７６】上記の実施例は、本発明の原理の単なる例
示であって、この技術分野の当業者であれば、上記実施
例の種々の変形例の思考及び実現が可能であるが、それ
らは当然ながら本発明の原理の具体化であり、本発明の
原理及び技術範囲に包含されるものである。
【００７７】例えば、図１の境界走査変換装置１８を複
数の物理的レジスタ５４〜７４として説明したが、境界
走査変換装置の機能は、独立形のマシン上で作動するソ
フトウエア、又は試験・診断ホストプロセッサ１６によ
って実行されるソフトウエアの一部として作動するソフ
トウエアを用いて容易に行うことができる。
【００７８】尚、特許請求の範囲に記載した参照番号は
発明の容易な理解のためで、その技術的範囲を制限する
ように解釈されるべきではない。
【００７９】
【発明の効果】以上述べたごとく、本発明によれば、境
界走査方式の回路ボード試験において、多数の回路ボー
ドから構成される電子システムの全体的なレベルでの試
験を、各回路ボードに特有の詳細事項に無関係に管理実
施する試験・診断ホストプロセッサと、各回路ボードに
関する特有の詳細事項の試験を管理する境界走査マスタ
仮想機械とを設けて、試験を全体及び個々のレベルで分
業させるようにした。
【００８０】その結果、境界走査方式の回路ボード試験
システムの構成が簡単化、単純化され、プロセッサアー
キテクチャ及びプロトコルの不必要な多様性を減少させ
ることができる。
【００８１】又、個々の回路ボード上の構成要素に関す
る変更があった場合に従来の技術においては、これらの
変更がシステム全体の機能性に影響を及ぼさない場合で
も、これらの変更を考慮してシステムレベルでの試験・
診断ソフトウエアを修正する必要があったが、本発明に
よればこのような修正が不要となる。したがって、簡単
な且つ高精度の早期故障検出が可能な境界走査方式の試
験・診断技術が得られる。
【図面の簡単な説明】
【図１】少なくとも１個の回路ボードを試験するため
の、本発明の好ましい一実施例に基づく試験システムの
概略ブロック図である。
【図２】図１の試験システムの一部分を構成する境界走
査マスタの概略ブロック図である。
【図３】図１の回路ボードのうちの１個を試験するため
の試験プログラムの一部を列記した表である。
【符号の説明】
１０ 回路ボード試験システム １２1、１２2...１２n 回路ボード １４1、１４2、１４3...１４p 境界走査セル １５ 電子構成要素 １６ 試験・診断ホストプロセッサ １７ 境界走査マスタ仮想機械（ＢＶＭ） １８ 境界走査変換装置 ２０1、２０2...２０n 境界走査マスタ（境界走査主検
査装置）（ＢＳＭ）２１ 伝達バス ２２1、２２2...２２n 消去可能プログラム可能な読み
出し専用メモリ（ＥＰＲＯＭ） ２３ 試験プログラム ２４ 試験プログラムヘッダ ２５ 試験プログラムモジュ−ル（試験モジュ−ル） ２６ 磁気ディスク ２７ 全体的プロセッサインタフェ−ス ２８、３０ バス ２９ レジスタバンク（境界走査マスタ内部レジスタ） ３２ 第１メモリバンク（試験ベクトル出力（ＴＶＯ）
メモリ） ３４ 試験パターン自動発生装置（ＡＴＰＧ） ３６ 多重化装置（マルチプレクサ） ３８ 第２メモリバンク（試験ベクトル入力（ＴＶＩ）
メモリバンク） ４０ リニアフィードバックシフトレジスタ（特性分析
レジスタ（ＳＡＲ）） ４２、４４ 試験モード選択（ＴＭＳ）信号発生装置 ４６ クロック発生装置 ４８ 割り込み／サンプリング論理回路 ５０ タイマ／カウンタ ５２ システムレベル境界走査リング形状論理回路 ５４〜６０ データレジスタ ５４ ベースアドレスレジスタ ５６ プログラムカウンタ ５８ ビットカウンタ ６０ ミスマッチカウンタ ６２〜６８ 制御レジスタ ６２ エラー記録レベルレジスタ ６４ エラー記録最大サイズレジスタ ６６ フロー制御形式レジスタ ６８ 検査合計／循環冗長検査レジスタ ７０〜７４ 状態レジスタ ７０ エラー記録オーバフローフラッグ ７２ 試験モジュ−ルデータ／検査不合格フラッグ ７４ 試験プログラムデータ／検査不合格フラッグ
【手続補正書】
【提出日】平成６年１２月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】図１の回路ボードのうちの１個を試験するため
の試験プログラムの一部を列記した図表である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール エー．スティリング アメリカ合衆国、60565 イリノイ、ネイ パービル、グレン エコード 516 (72)発明者 エン タムマル アメリカ合衆国、60540 イリノイ、ネイ パービル、イースト ガートナー ロード 1105 (72)発明者 チ ワング ヤウ アメリカ合衆国、19067 ペンシルベニア、 ヤードレイ、フェアーフィールド ロード 1659

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 直列の境界走査チェーンを形成して結合
    された境界走査セルの付随する境界走査試験可能な複数
    の電子構成要素を有する回路ボードを試験するための回
    路ボード試験システムであって、 各回路ボードの境界走査試験開始用の試験開始コマンド
    を生成するための、且つその回路ボードの動作を示す試
    験情報を受信するための、試験・診断ホストプロセッサ
    （１６）と、 前記試験・診断ホストプロセッサからの前記試験開始コ
    マンドに応答して、各回路ボードをしてその回路ボード
    に特有の試験プログラムを実行せしめそれによってその
    回路ボードをして試験を受けしめ且つ試験結果を生成せ
    しめるような試験コマンドを各回路ボードに伝達するた
    めの、且つこれらの試験結果を変換し変換されたこれら
    の試験結果をその回路ボードの動作を示す試験情報とし
    て前記試験・診断ホストプロセッサに伝達するための、
    境界走査マスタ仮想機械（１７）と、 各回路ボードを前記境界走査マスタ仮想機械に結合する
    伝達バス（２１）と、からなることを特徴とする、回路
    ボード試験システム。
  2. 【請求項２】 前記境界走査マスタ仮想機械が、 各回路ボードに付随し且つ保持される境界走査マスタで
    あって、その回路ボードを試験し且つその回路ボードか
    らその回路ボードの動作を示す試験情報を受信するため
    の試験プログラムであって、その境界走査マスタが付随
    するその回路ボードに特有の試験プログラム、を実行す
    るための境界走査マスタ（２０）と、 互いに別個の前記境界走査マスタの各々に付随するプロ
    グラム記憶メモリであって、その境界走査マスタを保持
    する回路ボードに特有の試験プログラムを記憶するため
    のプログラム記憶メモリ（２２）と、 各境界走査マスタをしてその付随する回路ボード試験用
    の、対応する試験プログラムを実行せしめ得るように前
    記試験・診断ホストプロセッサからの試験開始コマンド
    を変換するための、且つその回路ボードの動作を示す試
    験情報を前記試験・診断ホストプロセッサに供給する目
    的で各境界走査マスタから受信された試験情報を変換す
    るための、境界走査変換装置（１８）と、からなること
    を特徴とする請求項１のシステム。
  3. 【請求項３】 前記境界走査変換装置が、 前記試験・診断ホストプロセッサから境界走査マスタ仮
    想機械に送られた情報であって、前記試験プログラムの
    記憶位置を示す情報と試験中に検出された各回路ボード
    内のエラーに関する情報とからなる情報、を記憶するた
    めの複数のデータレジスタ（５４〜６０）と、 各回路ボードの前記試験を制御するための情報であっ
    て、前記試験プログラムの実行に関する情報からなる情
    報、を記憶するための複数の制御レジスタ（６２〜６
    ８）と、 試験中に発生するエラーの状態を記録する複数の状態レ
    ジスタ（７０〜７４）と、からなることを特徴とする請
    求項２のシステム。
  4. 【請求項４】 各試験プログラムが、 そのプログラムの実行対象の回路ボードを示す情報とそ
    の回路ボードに対してどの試験が実行されるかを示す情
    報とを含む試験プログラムヘッダ（２４）と、 その回路ボードに対して実行される試験を含む、少なく
    とも１個の試験モジュ−ル（２５）と、からなることを
    特徴とする請求項１のシステム。
  5. 【請求項５】 直列の境界走査チェーンを形成して結合
    された境界走査セル（１４）の付随する境界走査試験可
    能な複数の電子構成要素（１５）を有する少なくとも１
    個の回路ボード（１２）を試験するための回路ボード試
    験方法であって、 その回路ボードの境界走査試験を開始するために高レベ
    ル試験コマンドを試験・診断ホストプロセッサ（１６）
    において生成するステップと、 各回路ボード（１２）に試験命令を与えてその回路ボー
    ドをしてその回路ボードに特有の試験プログラムを実行
    せしめ且つその回路ボード内のエラーを示す試験結果を
    生成せしめるように、前記試験・診断ホストプロセッサ
    からの試験コマンドを変換するステップと、 前記試験・診断ホストプロセッサ（１６）に伝達され
    る、前記回路ボードの動作を示す試験情報、を生成する
    ために前記回路ボードからの試験結果を変換するステッ
    プと、からなることを特徴とする、回路ボード試験方
    法。
JP6226018A 1993-08-30 1994-08-29 回路ボード試験システム及びその方法 Pending JPH07181231A (ja)

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