KR950006470A - 테스트 및 자체 진단용 경계 주사 기저의 시스템과 방법 - Google Patents
테스트 및 자체 진단용 경계 주사 기저의 시스템과 방법 Download PDFInfo
- Publication number
- KR950006470A KR950006470A KR1019940021970A KR19940021970A KR950006470A KR 950006470 A KR950006470 A KR 950006470A KR 1019940021970 A KR1019940021970 A KR 1019940021970A KR 19940021970 A KR19940021970 A KR 19940021970A KR 950006470 A KR950006470 A KR 950006470A
- Authority
- KR
- South Korea
- Prior art keywords
- test
- circuit board
- self
- boundary
- program
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318566—Comparators; Diagnosing the device under test
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
각각이 적어도 한개 체인의 경계 주사 셀(141-14p)을 포함하는 하나이상의 회로 기판(121-n)을 테스트 하는 시스템(10)은 회로 기판에 의해 형성된 시스템의 전체 테스트를 관리하는 시스템 및 자체 진단 호스트(16)를 포함한다. 경계-주사 가상 머신(BVM : 17)은 테스트될 기판의 성질과 수에 관계없이 시스템 테스트 및 자체 진단 호스트로부터의 시작 테스트 명령을 수신하여 동작한다. 테스트 명령에 응하여, BVM(17)은 각 회로 기판이 기판에서 에러를 결정하도록 특정한 테스트 프로그램(23)을 실행하도록 한다. 각각의 기판으로부터의 에러가 BVM(17)로 다시 통과되어, 차례로 기판의 동작을 나타내는 테스트 정보를 발생하도록 에러를 중계하고 그 다음에 시스템 테스트 및 자체 진단 호스트(16)로 다시 돌아간다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 적어도 하나의 회로 기판을 테스트 하기 위한 본 발명의 바람직한 실시예에 따른 테스트 시스템의 블럭도,
제2도는 제1도의 테스트 시스템의 부분으로 이루어진 경계-주사 마스터의 블럭도.
Claims (5)
- 일련의 경계-주사 체인(boundary scan shain)으로 연결된 다수의 경계-주사-테스트 가능한 전자 부품을 포함하는 적어도 하나의 회로 기판을 테스트 하는 시스템에 있어서, 각 기판의 경계-주사 테스트를 시작하는 시작 테스트 명령을 발생하여 그것의 동작을 표시하는 테스트 정보를 수신하는 테스트 및 자체 진단 호스트 프로세서(16)와; 상기 테스트 및 자체 진단 호스트 프로세서로부터의 시작 테스트 명령에 응답하여 상기 회로 기판이 특정한 테스트 프로그램을 실행하도록 하는 테스트 명령을 각각의 회로 기판에 통신하는 경계-주사 마스터 가상 머신(Boundary-scan master virtual machine : BVM : 17)로 상기 기판이 테스트를 실행하여 테스트 결과를 발생하고 BVM이 테스트 결과를 중계하여 회로 기판의 동작을 표시하는 테스트 정보로서 테스트 및 자체 진단 호스트에 그러한 결과를 보내는 경계-주사 마스터 가상 머신(BVM) 및; BVM에 각각의 회로 기판을 접속하는 통신 버스(21)를 포함하는 것을 특징으로 하는 회로기판 테스트 시스템.
- 제1항에 있어서, 상기 BVM은, 각각의 회로기판에 의해 실행된 경계-주사마스터(BSM : 20)으로 회로 기판을 테스트하도록 회로 기판에 연관된 특정한 테스트 프로그램을 실행하고 그것의 동작을 나타내는 회로 기판 테스트 정보로부터 수신하도록 하는 BSM(20)과; BSM을 실행하는 회로 기판에 맞는 테스트 프로그램을 기억하는 개개의 BSM과 연관된 프로그램 기억 메모리(22) 및; 각각의 BSM이 그에 맞는 회로 기판을 테스트 하도록 그것에 대응하는 테스트 프로그램을 실행하도록 하기 위해 테스트 및 자체 진단 호스트로부터의 초기 테스트 명령을 중계하고; 회로 기판의 동작을 나타내는 테스트 정보를 테스트 및 자체 진단 호스트로 제공하기 위해 각각의 BSM으로부터 수신된 테스트 정보를 중계하는 경계-주사 인터프리터(18)를 포함하는 것을 특징으로 하는 회로기판 테스트 시스템.
- 제2항에 있어서, 상기 경계 주사 인터프리터는, 테스트 동안에 검출된 각각의 회로 기판에서의 에러에 연관된 정보와 테스트 프로그램의 위치를 나타내는 정보를 포함하여, 시스템 테스트와 자체 진단 호스트에 의해 통과된 정보를 BVM에 기억하는 다수의 데이타 레지스터(54-60)와; 테스트 프로그램의 실행에 연관된 정보를 포함하여 각각의 회로 기판의 테스트를 제어하는 정보를 기억하는 다수의 제어 레지스터(62-68) 및; 테스트 동안에 발생하는 에러 상태를 기록하는 다수의 상태 레지스터(70-74)를 포함하는 것을 특징으로 하는 회로 기판 테스트 시스템.
- 제1항에 있어서, 각각의 테스트 프로그램은, 프로그램이 실행되는 회로 기판을 표시하는 정보와 기판상에 실행되는 테스트를 나타내는 정보를 포함하는 테스트 프로그램 헤더(24)와; 회로 기판상에 실행될 테스트를 포함하는 적어도 하나의 테스트 모듈(25)을 포함하는 것을 특징으로 하는 회로 기판 테스트 시스템.
- 직렬 경계-주사 체인으로 접속된 다수의 경계-주사-테스트 가능한 전자 부품(14)을 포함하는 적어도 하나의 회로 기판(12)테스트 방법에 있어서, 회로 기판의 테스트를 시작하도록 시스템 테스트 및 자체 진단 호스트(17)에서 높은 레벨의 테스트 명령을 발생하는 단계와; 각각의 회로 기판이 특정한 테스트 프로그램을 실행하여 기판의 에러를 표시하는 테스트 결과를 발생하도록 시스템 테스트 및 자체 진단 호스트로부터의 테스트 명령을 중계하여 각각의 회로 기판(12)에 테스트 명령을 제공하는 단계 및; 시스템 테스트 및 자체진단 호스트(17)에 전송되는 기판의 동작을 표시하는 테스트 정보를 설정하도록 회로기판(12)으로부터 테스트 결과를 중계하는 단계로 이루어지는 것을 특징으로 하는 회로 기판 테스트 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US113,460 | 1993-08-30 | ||
US08/113,460 US5444716A (en) | 1993-08-30 | 1993-08-30 | Boundary-scan-based system and method for test and diagnosis |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950006470A true KR950006470A (ko) | 1995-03-21 |
KR0138225B1 KR0138225B1 (ko) | 1998-06-15 |
Family
ID=22349570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940021970A KR0138225B1 (ko) | 1993-08-30 | 1994-08-29 | 테스트 및 자체진단용 경계주사 기저의 시스템과 방법 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5444716A (ko) |
EP (1) | EP0640920B1 (ko) |
JP (1) | JPH07181231A (ko) |
KR (1) | KR0138225B1 (ko) |
CA (1) | CA2127612C (ko) |
DE (1) | DE69416471T2 (ko) |
ES (1) | ES2130361T3 (ko) |
TW (1) | TW276300B (ko) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5774644A (en) * | 1993-12-17 | 1998-06-30 | International Business Machines Corporation | Method and apparatus for generating a pair of interoperating communications programs |
US5537052A (en) * | 1994-06-17 | 1996-07-16 | Emc Corporation | System and method for executing on board diagnostics and maintaining an event history on a circuit board |
JP3849884B2 (ja) * | 1995-06-09 | 2006-11-22 | 富士通株式会社 | 2進数の1つのシーケンスを生成する装置、記憶モジュール内の障害に対するテストを行う方法、および記憶モジュールに対するテストを行うシステム |
US5706297A (en) * | 1995-08-24 | 1998-01-06 | Unisys Corporation | System for adapting maintenance operations to JTAG and non-JTAG modules |
WO1997024670A1 (fr) * | 1995-12-27 | 1997-07-10 | Koken Co., Ltd. | Dispositif de controle |
US5805794A (en) * | 1996-03-28 | 1998-09-08 | Cypress Semiconductor Corp. | CPLD serial programming with extra read register |
US5815510A (en) * | 1996-03-28 | 1998-09-29 | Cypress Semiconductor Corp. | Serial programming of instruction codes in different numbers of clock cycles |
US5835503A (en) * | 1996-03-28 | 1998-11-10 | Cypress Semiconductor Corp. | Method and apparatus for serially programming a programmable logic device |
US5768288A (en) * | 1996-03-28 | 1998-06-16 | Cypress Semiconductor Corp. | Method and apparatus for programming a programmable logic device having verify logic for comparing verify data read from a memory location with program data |
US5668947A (en) * | 1996-04-18 | 1997-09-16 | Allen-Bradley Company, Inc. | Microprocessor self-test apparatus and method |
US5968196A (en) * | 1998-04-21 | 1999-10-19 | Atmel Corporation | Configuration control in a programmable logic device using non-volatile elements |
US6378094B1 (en) * | 1999-04-01 | 2002-04-23 | Lucent Technologies Inc. | Method and system for testing cluster circuits in a boundary scan environment |
US9664739B2 (en) | 1999-11-23 | 2017-05-30 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
WO2001039254A2 (en) * | 1999-11-23 | 2001-05-31 | Mentor Graphics Corporation | Continuous application and decompression of test patterns to a circuit-under-test |
US6327687B1 (en) * | 1999-11-23 | 2001-12-04 | Janusz Rajski | Test pattern compression for an integrated circuit test environment |
US9134370B2 (en) | 1999-11-23 | 2015-09-15 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
US6874109B1 (en) | 1999-11-23 | 2005-03-29 | Janusz Rajski | Phase shifter with reduced linear dependency |
US6557129B1 (en) * | 1999-11-23 | 2003-04-29 | Janusz Rajski | Method and apparatus for selectively compacting test responses |
US7493540B1 (en) | 1999-11-23 | 2009-02-17 | Jansuz Rajski | Continuous application and decompression of test patterns to a circuit-under-test |
US6353842B1 (en) * | 1999-11-23 | 2002-03-05 | Janusz Rajski | Method for synthesizing linear finite state machines |
US6684358B1 (en) * | 1999-11-23 | 2004-01-27 | Janusz Rajski | Decompressor/PRPG for applying pseudo-random and deterministic test patterns |
US8533547B2 (en) * | 1999-11-23 | 2013-09-10 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
US7062696B2 (en) * | 2000-01-14 | 2006-06-13 | National Semiconductor | Algorithmic test pattern generator, with built-in-self-test (BIST) capabilities, for functional testing of a circuit |
US6959257B1 (en) * | 2000-09-11 | 2005-10-25 | Cypress Semiconductor Corp. | Apparatus and method to test high speed devices with a low speed tester |
US20020093356A1 (en) * | 2000-11-30 | 2002-07-18 | Williams Thomas W. | Intelligent test vector formatting to reduce test vector size and allow encryption thereof for integrated circuit testing |
US6744256B2 (en) * | 2001-10-29 | 2004-06-01 | Agilent Technologies, Inc. | Boundary-scan testing of opto-electronic devices |
TW200401194A (en) * | 2002-07-11 | 2004-01-16 | Advanced Micro Devices Inc | Method and apparatus for determining a processor state without interrupting processor operation |
US20050172178A1 (en) * | 2004-01-15 | 2005-08-04 | Elias Gedamu | Cache-testable processor identification |
US20050159925A1 (en) * | 2004-01-15 | 2005-07-21 | Elias Gedamu | Cache testing for a processor design |
US20050172182A1 (en) * | 2004-01-15 | 2005-08-04 | Elias Gedamu | Optimal operational voltage identification for a processor design |
US7906982B1 (en) | 2006-02-28 | 2011-03-15 | Cypress Semiconductor Corporation | Interface apparatus and methods of testing integrated circuits using the same |
US8453026B2 (en) * | 2006-10-13 | 2013-05-28 | Advantest (Singapore) Pte Ltd | Process for improving design limited yield by efficiently capturing and storing production test data for analysis using checksums, hash values, or digital fault signatures |
US8615691B2 (en) * | 2006-10-13 | 2013-12-24 | Advantest (Singapore) Pte Ltd | Process for improving design-limited yield by localizing potential faults from production test data |
US20080239082A1 (en) * | 2007-03-29 | 2008-10-02 | Analogix Semiconductor, Inc. | HDMI format video pattern and audio frequencies generator for field test and built-in self test |
US10776233B2 (en) | 2011-10-28 | 2020-09-15 | Teradyne, Inc. | Programmable test instrument |
US9759772B2 (en) | 2011-10-28 | 2017-09-12 | Teradyne, Inc. | Programmable test instrument |
CN102520344B (zh) * | 2011-12-16 | 2014-04-02 | 大唐微电子技术有限公司 | 一种用于智能卡测试的边界扫描模块、边界扫描系统 |
CN102621483B (zh) * | 2012-03-27 | 2014-04-16 | 中国人民解放军国防科学技术大学 | 多链路并行边界扫描测试装置及方法 |
US9595350B2 (en) * | 2012-11-05 | 2017-03-14 | Nxp Usa, Inc. | Hardware-based memory initialization |
US10184980B2 (en) | 2016-09-06 | 2019-01-22 | Texas Instruments Incorporated | Multiple input signature register analysis for digital circuitry |
TWI736721B (zh) * | 2017-12-13 | 2021-08-21 | 英業達股份有限公司 | 連接器的腳位連接測試系統及其方法 |
US10515039B2 (en) * | 2018-01-05 | 2019-12-24 | Molex, Llc | Vehicle USB hub system |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4872169A (en) * | 1987-03-06 | 1989-10-03 | Texas Instruments Incorporated | Hierarchical scan selection |
US4872125A (en) * | 1987-06-26 | 1989-10-03 | Daisy Systems Corporation | Multiple processor accelerator for logic simulation |
US5029166A (en) * | 1989-05-31 | 1991-07-02 | At&T Bell Laboratories | Method and apparatus for testing circuit boards |
EP0417905B1 (en) * | 1989-08-09 | 1997-11-05 | Texas Instruments Incorporated | System scan path architecture |
US5132635A (en) * | 1991-03-05 | 1992-07-21 | Ast Research, Inc. | Serial testing of removable circuit boards on a backplane bus |
GB2260414A (en) * | 1991-10-10 | 1993-04-14 | Genrad Inc | Circuit tester with scanner path assignment |
-
1993
- 1993-08-30 US US08/113,460 patent/US5444716A/en not_active Expired - Fee Related
-
1994
- 1994-07-07 CA CA002127612A patent/CA2127612C/en not_active Expired - Fee Related
- 1994-08-10 TW TW083107398A patent/TW276300B/zh active
- 1994-08-17 DE DE69416471T patent/DE69416471T2/de not_active Expired - Fee Related
- 1994-08-17 EP EP94306040A patent/EP0640920B1/en not_active Expired - Lifetime
- 1994-08-17 ES ES94306040T patent/ES2130361T3/es not_active Expired - Lifetime
- 1994-08-29 KR KR1019940021970A patent/KR0138225B1/ko not_active IP Right Cessation
- 1994-08-29 JP JP6226018A patent/JPH07181231A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0640920B1 (en) | 1999-02-10 |
EP0640920A1 (en) | 1995-03-01 |
TW276300B (ko) | 1996-05-21 |
ES2130361T3 (es) | 1999-07-01 |
US5444716A (en) | 1995-08-22 |
CA2127612A1 (en) | 1995-03-01 |
JPH07181231A (ja) | 1995-07-21 |
CA2127612C (en) | 1998-08-18 |
DE69416471D1 (de) | 1999-03-25 |
KR0138225B1 (ko) | 1998-06-15 |
DE69416471T2 (de) | 1999-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR950006470A (ko) | 테스트 및 자체 진단용 경계 주사 기저의 시스템과 방법 | |
KR100600211B1 (ko) | 집적 회로의 셀프-테스트를 실행하기 위한 셀프-테스트 장치를 포함하는 집적 회로 | |
US5633812A (en) | Fault simulation of testing for board circuit failures | |
KR960018891A (ko) | 셀프테스트 기능을 내장한 싱글칩 마이크로프로세서 | |
KR101268611B1 (ko) | 내부 정속 로직-bist를 이용한 로직 블록의 자동 오류테스트 | |
US6457145B1 (en) | Fault detection in digital system | |
KR910014808A (ko) | 논리 시뮬레이터(logic simulator) | |
JPH0561931A (ja) | シミユレーシヨン装置 | |
US5483543A (en) | Test sequence generation method | |
US6125456A (en) | Microcomputer with self-diagnostic unit | |
JP3357567B2 (ja) | プログラム評価システム | |
JP4132499B2 (ja) | 半導体試験用プログラムデバッグ装置 | |
US6412104B1 (en) | Integrated circuit debugging system | |
JP3578845B2 (ja) | 車両用コンピュータ搭載製品の検査方法および装置 | |
EP0139516B1 (en) | Test generation system for digital circuits | |
JPH04128661A (ja) | 線路ディレイ試験装置 | |
JPH0238879A (ja) | 論理回路 | |
JPH05298140A (ja) | 自己診断方式 | |
JP2877505B2 (ja) | Lsi実装ボード及びデータ処理装置 | |
JPS62122000A (ja) | 記憶素子 | |
JP2857479B2 (ja) | バス・インターフェース検査を行う電子機器 | |
JPH06110721A (ja) | メモリ制御装置 | |
JPS63241643A (ja) | デバツグ装置 | |
SU1605281A1 (ru) | Устройство дл обнаружени ошибок в блоках интегральной оперативной пам ти | |
JPS6120144A (ja) | Lsiテスト方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20010131 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |