JPS6285344A - パリテイチエツク装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えばパーソナルコンビコ−一タにあける
メモリの読み出しデータの監視に利用されるパリティチ
ェック装置に関する。

［従来の技術１ 一般的なパーソナルコンピュータにａ５いては、メモリ
の読み出しエラーを監視するためにパリティチェックを
採用している。第４図はその従来構成を示してあり、（
１）はパリティビットを付加したデータが格納されてい
るメモリ、（３）および（４）はメモリ（１）のデータ
バスおよびアドレスバス、（２）はパリティチェック回
路、（５）はパリティチェック回路（２）の出力端を示
している。

メモリ（１）からデータバス（３）に読み出されたデー
タ（パリティビットを含んでいる）はパリティチェック
回路（２）にも入力され、データ中の１″の数が偶数か
奇数かによりデータの読み出しに誤りがあったか否かを
判断し、その結果を出力端（５）から出ツノする。

［発明か解決しようとする問題点１ 上述した従来の構成においては、パリティチェック回路
（２〉の機能自体が正常なのか否かを容易に確認できな
いという問題がめった。コンピュータが正常に機能して
おれば、メモリの読み出しエラーはめったに発生せず、
パリティヂエツク回路（２）の出力は常に１正常」にｈ
つ−Ｃいるのか普通である。したかつて、パリティエラ
ーの人力信号か与えられたとさ、パリティチェック回路
（２）がこれを正しく検出できるのかどうか、つまりパ
リティチェック回路（２）が故障しているのではないか
、という不安か生じる。この面での信頼゛１１を向上さ
けるには、定期的にパリティエラーの入力信号をパリテ
ィチェック回路（２）に与えて動作試験するのか望まし
い。しかし従来構成では、使用中のコンピュータについ
て上記の動作試験を簡単に実施覆ることはできなかった
。

この発明は上述した従来の問題点を鑑みなされたもので
、その目的は、パーソナルコンピュータ４にとの）没器
に組み込まれて実装された状態にて上記パリティチェッ
ク回路の動作試験を容易に実施できるようにしたパリテ
ィチェック装置を提供することにある。

［問題点を解決するための手段コ そこでこの発明では、被検査データの必る１ヒツ１へを
排他的論理和グー１−（以下ＥＯＲグー１〜と称す）を
介してパリティチェック回路に入力するように回路＋１
４成し、さらに上記ＥＯＲゲーグーの他方の入力に任意
の論理信号を与える信号発生手段を設けた。

「作　用コ 」−記信号発生手段から、上記ＥＯＲゲートに与える信
号をＯ″にしてあけば、被検査データはそのまま上記パ
リティチェック回路に入力される。

これは通常の使用状態である。

パリティチェック回路の動作試験を行なうには、上記信
号発生手段からの信号を′１゛′にする。すると、被検
査データのある１ピツＩ〜が上記ＦＯＲゲートで論理反
転されてパリティチェック回路に入力される。このとき
の被検査データのパリティが正常であれば、ＦＯＲゲー
トを通過したピッ１へを含むデータはパリティエラー信
号になっている。

したがって、このときパリティチェック回路がパリティ
エラーを正しく検出するか否かを試験できる。

［実施例］ 第１図は本発明の一実施例の構成を示している。

メモリ（１）、パリティチェック回路（２）、データバ
ス（３）、アドレスバス（４）、出力端（５）は第３図
と同じものでおり、本発明ではパリディチ■ツク回路（
２）の動１り試験部（６）を設（プている。

データバス（３）のうらのある１ピツ］〜ラインを除く
他のラインはバリティチ１ツク回路（２）の入力に直接
接続されて４５す、その１ビットラインはＦＯＲゲーグ
ー（７）を介してパリティチェック回路（２）の入力に
接続されている。

ＦＯＲグーＩ〜（７）の他方の人力には、動作試験のた
めの手動操作用スイッチ（１０）を含んだ信号発生回路
からの論理信号か印１ｊ［１される。

スイン−７（１０）は、Ｈｌｊ、、閉型の押釦スイッチ
で、その一端は接地され、他端はブルアッゾ抵抗（８）
を介して正電源（９）（こ接続されている。スイッチ（
１０）と抵抗（８）の接続点の信号（以下スイッチ信号
という）が上記ＦＯＲゲートに入力される。このスイッ
チ信号は常時は１１０　Ｉ！であり、スイッチ（１０）
を押してこれをオフしたとき１１１　Ｉ＋となる。

上記スイッチ（１０）は、第２図（Ａ）に示すようにコ
ンピュータ本体部（１４）の外表面に取り付けても良い
し、第２図（Ｂ）に示す−ように内部の回路基板（１５
）に取り付けておいても良い。

通常状態では、スイッチ（１０）はオフしていて、ＥＯ
Ｒゲート（７〉に人力されるスイッチ信号は“′Ｏ゛′
である。この場合、メ［す（１）からから読み出された
データバス（３）上のデータ（被検査データ）はそのま
まパリティチェック回路（２）に入力される。

動作試験口、へには、スイッチ（１０）を操作してオフ
し、ＦＯＲゲート（７）に１°゛のスイッチ信号を入力
する。すると、被検査データのうりのＦＯＲ’７’−１
〜（７）に入力されたピッ］〜か論理反転されてパリテ
ィチェック回路（２）に入力され、これを回路（２）が
正しく検出するかどうかを試験できる。

第３図はこの発明の他の実施例を示している。

この実施例では、コンピュータのプログラム処理によっ
て上記ＥＯＲゲート（７〉に任意の論理信号を印加でき
るように構成している。

第３図において、ＦＯＲゲート（７）の他方の入力には
ＲＳフリップ７０ツブ（１１）の出力が接続されている
。フリップフロップ（１１）は、コンピュータのプログ
ラム処理によって動作する２つのアドレスデコーダ（１
２＞（１３）の出力でセット、リセットされる。

通常状態では、デコーダ（１３）の出力でフリップフロ
ップ（１１）をリセットし、ＦＯＲゲート（７）に１７
０１！信号を与えておく。するとメモリ（１）から読み
出されたデータバス（３）上のデータ（被検査データ）
はそのままパリティチェック回路（２）に入力される。

動作試験時には、アドレスデコーダ（１２）を介してフ
リップフロップ（１１）をレッ１〜し、ＥＯＲゲート（
７）に゛１′′信号を入力する。すると、被検査データ
のうらのＥＯＲゲート（７）に入力されたビットが論理
反転されてパリティチェック回路（２）に入力される。

つまり、パリティエラーのデータがパリティチェック回
路（２）に入力され、これを回路が正しく検出するかど
うかを試験できる。

［発明の効果］ 以上詳細に８１明したように、この発明に係るパリティ
チェック装置にあっては、パリティエラーの入力をパリ
ティチェック回路が正しく検出するか否かの動作試験を
極めて容易にかつ随時実施できるので、これを組み込ん
だ機器の信頼性向上につながる。

【図面の簡単な説明】

第１図はこの発明の第１実施例のブロック図、第２図（
Ａ）（Ｂ）は第１階のスイッチ（１０〉の取り付は態様
を示す斜視図、第３図はこの発明の第２実施例を示すブ
ロック図、第４図は従来構成のフロック図である。 図において、（１）はメモリ、（２）はパリティチェッ
ク回路、（７）排他的論理和ゲート、（１０）はスイッ
チ、（１１）フリップフロップ、（１２＞（１３）はア
ドレスデコーダである。 なあ、各図中の同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）パリティビットを含んだ被検査データをパリティ
   チェック回路に入力してチェックするものにおいて、被
   検査データのある１ビットを排他的論理和ゲートを介し
   て上記パリティチェック回路に入力するように構成する
   とともに、上記ゲートの他方の入力に論理信号を与える
   信号発生手段を設けたことを特徴とするパリティチェッ
   ク装置。