JPS6284343A - コンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はいわゆるパーソナルコンピュータに関し、特
に、メモリの読み出し）０−タの検査技術に関する。

［従来の技術］ 一般的なパーソナルコンピュータにおいては、メモリの
読み出しエラーを監視するためにパリティチェックを採
用している。第３図はその従来構成を示しており、（１
）はパリティビットを付加したデータが格納されている
メモリ、（２）はパリティチェック回路、（３）および
（４）はメモリ（１）のデータバスおよびアドレスバス
、（５）はパリティチェック回路（２）の出力端を示し
ている。

メモリ（１）からデータバス（３）に読み出されたデー
タ（パリティビットを含んでいる）はパリティチェック
回路（２）にも入力され、データ中の１″の数が偶数か
奇数かによりデータの読み出しに誤りがあったか否かを
判断し、その結果を出力端（５）から出力する。

［発明が解決しようとする問題点］ 上述した従来の構成においては、パリティチェック回路
（２）の機能自体が正常なのか否かを容易に確認できな
いという問題があった。コンビュ−タが正常に機能して
おれば、メモリの読み出しエラーはめったに発生せず、
パリティチェック回路（２）の出力は常に１正常」にな
っているのが円通である。したがって、パリティエラー
の入力信号が与えられたとき、パリティチェック回路（
２）がこれを正しく検出できるのかどうか、つまりパリ
ティチェック回路（２）が故障しているのではないか、
という不安が生じる。この面での信頼性を向上させるに
は、定期的にパリティエラーの入ノｊ信号をパリティチ
ェック回路（２）に与えて動作試験するのが望ましい。

しかし従来構成では、使用中のコンピュータについて上
記の動作試験を簡単に実施することはできなかった。

この発明は上述した従来の問題点を鑑みなされたもので
、その目的ｔよ、コンピュータに組み込まれて実装され
た状態にて上記パリティチェック回路の動作試験を容易
に実施できるようにすることにある。

［問題点を解決するための手段］ そこでこの発明では、メモリ読み出しデータのある１ビ
ツトを排他的論理和ゲート（以下ＥＯＲゲートとする）
を介してパリティチェック回路に入力するように構成す
るとともに、上記ＦＯＲゲートの他方の入力に論理信号
を与える信号発生回路と、この信号発生回路の出力論理
を反転させる手動操作用のスイッチとを設けた。

［作　用１ 通常使用状態では、上記信号発生回路から上記ＥＯＲゲ
ートにＯ”信号を入力しておく。そうすればメモリ読み
出しデータ（被検査データ）は、そのまま上記パリティ
チェック回路に入力される。

パリティチェック回路の動作試験を行なうには、上記ス
イッチを操作して上記信号発生回路の出力論理を反転さ
せ、上記ＥＯＲゲートに１”信号を入力する。すると、
被検査データのある１ビツトが上記ＦＯＲゲートで論理
反転されてパリティチェック回路に入力される。このと
きの被検査データのパリティが正常であれば、ＦＯＲゲ
ートを通過したビットを含むデータはパリティエラー信
号になっている。したがって、このときパリティチェッ
ク回路がパリティエラーを正しく検出するか否かを試験
できる。

［実施例コ 第１図は本発明の一実施例の構成を示している。

メ［す（１）、パリティチェック回路（２）・データバ
ス（３）、アドレスバス（４）、出力端（５）は第３図
と同じものであり、本発明ではパリティチェック回路（
２）の動作試験部（６）を設（）ている。

データバス（３）のうちのある１ビツトラインを除く他
のラインはパリティチェック回路（２）の入力に直接接
続されており、その１ビツトラインはＦＯＲグー１−（
７）を介してパリティチェック回路（２）の入力に接続
されている。

ＥＯＲゲート（７）の他方の入力には、動作試験のため
の手動操作用スイッチ（１０）を含んだ信号発生回路か
らの論理信号が印Ｊ＋Ｌ］される。

スイッチ（１０）は常閉型の押釦スイッチで、その一旦
は接地され、他端はプルアップ抵抗（８）を介して正電
源（９）に接続されている。スイッチ（１０）と抵抗く
８）の接続点の信号（以下スイッチ信号という）が上記
ＦＯＲゲーグーに入力される。このスイッチ信号は常時
は０　＋１であり、スイッチ（１０）を押してこれをオ
フしたとぎ“１″となる。

上記スイッチ（１０）は、第２図（Δ）に示すようにコ
ンピュータ本体部（１４）の外表面に取り付けても良い
し、第２図（Ｂ）に示すように内部の回路基板（１５）
に取り付けておいても良い。

通常状態ではスイッチ（１０）はオフしていて、ＦＯＲ
ゲート（７）に入力されるスイッチ信号は１１０　ＩＴ
である。この場合、メモリ（１）から読み出されたデー
タバス（３）上のデータ（被検査データ）はそのままパ
リティチェック回路（２）に入力される。

動作試験時にはスイッチ（１０〉を操作してオフし、Ｆ
ＯＲゲート（７）にＩＩ　１　ＩＩのスイッチ信号を入
力する。すると、被検査データのうちのＦＯＲゲーグー
（７）に入力されたビットが論理反転されてパリティチ
ェック回路（２）に入力される。

つまり、パリティエラーのデータがパリティチェック回
路（２）に入力され、これを回路（２）が正しく検出す
るかどうかを試験できる。

［発明の効果］ 以上詳細に説明したように、この発明に係るコンピュー
タにあっては、メモリ読み出しデータを検査するパリテ
ィヂエック回路自身の動作試験を、スイッチを操作する
だけで極めて容易に、しかも随時実施でき、コンピュー
タの信頼性向上につながる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図（Ａ）（Ｂ）は第１図におけるスイッチの取り付は
態様を示す斜視図、第３図は従来構成のブロック図であ
る。 図において、（１）はメモリ、（２）はパリティチェッ
ク回路、（７）は排他的論理和ゲート、（１０）はスイ
ッチである。 なお、各図中の同一符号は同一または相当部分を示す。 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. （１）メモリから読み出されたパリティビットを含んだ
   データをパリティチェック回路に入力して検査する構成
   を含んだコンピュータにおいて、上記読み出しデータの
   ある１ビットを排他的論理和ゲートを介して上記パリテ
   ィチェック回路に入力するように構成するとともに、上
   記ゲートの他方の入力に論理信号を与える信号発生回路
   と、この信号発生回路の出力論理を反転させる手動操作
   用のスイッチとを設けたことを特徴とするコンピュータ
   。