JPS6284342A - コンピユ−タ - Google Patents
コンピユ−タInfo
- Publication number
- JPS6284342A JPS6284342A JP60224473A JP22447385A JPS6284342A JP S6284342 A JPS6284342 A JP S6284342A JP 60224473 A JP60224473 A JP 60224473A JP 22447385 A JP22447385 A JP 22447385A JP S6284342 A JPS6284342 A JP S6284342A
- Authority
- JP
- Japan
- Prior art keywords
- parity check
- check circuit
- input
- data
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
コ（Ｄ Ｑ明はいわゆるパーソナルコンピュータに関し
、特に、メモリの読み出しデータの検査技術に関する。
、特に、メモリの読み出しデータの検査技術に関する。
「従来の技術］
一般的なパーソナルコンピュータにおいては、メモリの
読み出しエラーを監視するためにパリティチェックを採
用している。第２図はその従来構成を示しており、（１
）はパリティビットを付加したデータが格納されている
メモリ、（２）はパリティチェック回路、（３）および
（４）はメモリ（１）のデータバスおよびアドレスバス
、（５）はパリティチェック回路（２）の出力端を示し
ている。
読み出しエラーを監視するためにパリティチェックを採
用している。第２図はその従来構成を示しており、（１
）はパリティビットを付加したデータが格納されている
メモリ、（２）はパリティチェック回路、（３）および
（４）はメモリ（１）のデータバスおよびアドレスバス
、（５）はパリティチェック回路（２）の出力端を示し
ている。
メモリ（１）からデータバス（３）に読み出されたデー
タ（パリティビットを含んでいる）はパリティチェック
回路（２）にも入力され、データ中の″“１″の数が偶
数か奇数かによりデータのｌｃみ出しに誤りがあったか
否かを判断し、その結果を出力端（５）から出力する。
タ（パリティビットを含んでいる）はパリティチェック
回路（２）にも入力され、データ中の″“１″の数が偶
数か奇数かによりデータのｌｃみ出しに誤りがあったか
否かを判断し、その結果を出力端（５）から出力する。
［発明が解決しようとする問題点］
上述した従来の構成においては、パリティチェック回路
（２）の機能自体が正常なのか否かを容易に確認できな
いという問題があった。コンピュータが正常に機能して
おれば、メモリの読み出しエラーはめったに発生せず、
パリティチェック回路（２）の出力は常に「正常」にな
っているのが普通である。したがって、パリティエラー
の入力信号が与えられたどき、パリティチェック回路（
２）がこれを正しく検出できるのかどうか、つまりパリ
ティチェック回路（２）が故障しているのではないか、
という不安が生じる。この面での信頼性を向上させるに
は、定期的にパリティエラーの入力信号をパリティチェ
ック回路（２）に与えて動作試験するのが望ましい。し
かし従来構成では、使用中のコンピュータについて上記
の動作試験を簡単に実施することはできなかった。
（２）の機能自体が正常なのか否かを容易に確認できな
いという問題があった。コンピュータが正常に機能して
おれば、メモリの読み出しエラーはめったに発生せず、
パリティチェック回路（２）の出力は常に「正常」にな
っているのが普通である。したがって、パリティエラー
の入力信号が与えられたどき、パリティチェック回路（
２）がこれを正しく検出できるのかどうか、つまりパリ
ティチェック回路（２）が故障しているのではないか、
という不安が生じる。この面での信頼性を向上させるに
は、定期的にパリティエラーの入力信号をパリティチェ
ック回路（２）に与えて動作試験するのが望ましい。し
かし従来構成では、使用中のコンピュータについて上記
の動作試験を簡単に実施することはできなかった。
この発明は上述した従来の問題点を鑑みなされたちので
、その目的は、コンピュータに組み込まれて実装された
状態にて上記パリティチェック回路の動作試験を容易に
実施できるようにすることにある。
、その目的は、コンピュータに組み込まれて実装された
状態にて上記パリティチェック回路の動作試験を容易に
実施できるようにすることにある。
［問題点を解決するための手段１
そこでこの発明では、メ七り読み出しデータのある１ビ
ットを排他的論理和ゲート（以下ＦＯＲゲートとする）
を介してパリティチェック回路に入力するように構成す
るとともに、上記ＥＯ−Ｒゲートの他方の入力に論理信
号を与えるフリップフロップと、このフリップフロップ
をプログラム処理にて任意にセット／リセットする制御
回路とを設けた。
ットを排他的論理和ゲート（以下ＦＯＲゲートとする）
を介してパリティチェック回路に入力するように構成す
るとともに、上記ＥＯ−Ｒゲートの他方の入力に論理信
号を与えるフリップフロップと、このフリップフロップ
をプログラム処理にて任意にセット／リセットする制御
回路とを設けた。
［作 用］
上記制御回路で上記フリップフロップをリセットして上
記ＦＯＲゲートに“ＯＩＩ倍信号を入力しておけば、メ
モリ読み出しデータ（被検査データ）は、そのまま上記
パリティチェック回路に入力される。これは通常の使用
状態である。
記ＦＯＲゲートに“ＯＩＩ倍信号を入力しておけば、メ
モリ読み出しデータ（被検査データ）は、そのまま上記
パリティチェック回路に入力される。これは通常の使用
状態である。
パリティチェック回路の動作試験を行なうには、上記制
御回路で上記ノリツブフロップをヒツトして上記ＦＯＲ
ゲートに“１”信号を入力する。すると、被検査データ
のある１ビットが上記ＦＯＲゲートで論理反転されてパ
リティチェック回路に入力される。このときの被検査デ
ータのパリティが正常であれば、ＦＯＲゲートを通過し
たビットを含むデータはパリティエラー信号になってい
る。
御回路で上記ノリツブフロップをヒツトして上記ＦＯＲ
ゲートに“１”信号を入力する。すると、被検査データ
のある１ビットが上記ＦＯＲゲートで論理反転されてパ
リティチェック回路に入力される。このときの被検査デ
ータのパリティが正常であれば、ＦＯＲゲートを通過し
たビットを含むデータはパリティエラー信号になってい
る。
したがって、このときパリティチェック回路がパリティ
エラーを正しく検出するか否かを試験できる。
エラーを正しく検出するか否かを試験できる。
［実施例１
第１図は本発明の一実施例の構成を示している。
メモリ（１）、パリティチェック回路（２）、データバ
ス（３）、アドレスバス（４）、出力端（５）は第２図
と同じものであり、本発明ではパリティチェック回路（
２）の動作試験部（６）を設けている。
ス（３）、アドレスバス（４）、出力端（５）は第２図
と同じものであり、本発明ではパリティチェック回路（
２）の動作試験部（６）を設けている。
データバス（３）のうちのある１ビットラインを除く他
のラインはパリティチェック回路（２）の入力に直接接
続されており、その１ビットラインはＦＯＲゲー１−（
７）を介してパリティチェック回路（２）の入力に接続
されている。
のラインはパリティチェック回路（２）の入力に直接接
続されており、その１ビットラインはＦＯＲゲー１−（
７）を介してパリティチェック回路（２）の入力に接続
されている。
ＦＯＲＯＲゲルミル）の他方の入力に【よＲＳフリップ
フロップ（１１）の出力が接続されている。
フロップ（１１）の出力が接続されている。
フリップフロップ（１１）は、コンビコータのプログラ
ム処理によって動作する２つのアドレスデコーダ（１２
）（１３）の出力でセット、リセットされる。
ム処理によって動作する２つのアドレスデコーダ（１２
）（１３）の出力でセット、リセットされる。
通常状態では、デコーダ（１３）の出力でフリップフロ
ップ（１１）をリセットし、ＦＯＲゲート（７）に“０
″信号を与えておく。するとメモリ（１）から読み出さ
れたデータバス（３）上のデータ（被検査データ）はそ
のままパリティチェック回路（２）に入力される。
ップ（１１）をリセットし、ＦＯＲゲート（７）に“０
″信号を与えておく。するとメモリ（１）から読み出さ
れたデータバス（３）上のデータ（被検査データ）はそ
のままパリティチェック回路（２）に入力される。
動作試験時には、アドレスデコーダ（１２）を介してフ
リップフロップ（１１）をセラ１〜し、ＦＯＲゲート〈
７）に“１″信号を入力する。すると、被検査データの
うちのＦＯＲゲート（７）に入力されたビットが論理反
転されてパリティチェック回路く２）に入力される。つ
まり、パリディエラーのデータがパリティチェック回路
（２）に入力され、これを回路（２）が正しく検出する
かどうかを試験できる。
リップフロップ（１１）をセラ１〜し、ＦＯＲゲート〈
７）に“１″信号を入力する。すると、被検査データの
うちのＦＯＲゲート（７）に入力されたビットが論理反
転されてパリティチェック回路く２）に入力される。つ
まり、パリディエラーのデータがパリティチェック回路
（２）に入力され、これを回路（２）が正しく検出する
かどうかを試験できる。
［発明の効果１
以上詳細に説明したように、この発明に係る］ンビュー
タにあっては、メモリ読み出しデータを検査するバリテ
ィヂエック回路自身の動作試験を、プログラム中に上記
フリップフロップを制御する簡ｔｌｉな命令を含めてお
くだけで、極めて容易に、しかも随時実施でき、コンピ
ュータの信頼性向上につながる。
タにあっては、メモリ読み出しデータを検査するバリテ
ィヂエック回路自身の動作試験を、プログラム中に上記
フリップフロップを制御する簡ｔｌｉな命令を含めてお
くだけで、極めて容易に、しかも随時実施でき、コンピ
ュータの信頼性向上につながる。
第１図は本発明の一実施例の構成を示づブロック図、第
２図は従来構成を示すブロック図である。 図において、（２）はパリティチェック回路、（７）は
排他的論理和ゲート、（１１）はフリップフロップ、（
１２）（１３）はアドレスデコーダである。 なお、各図中の同一符号は同一または相当部分を示ず。 代理人 弁理士 大 岩 増 雄 （外２名） 第１図
２図は従来構成を示すブロック図である。 図において、（２）はパリティチェック回路、（７）は
排他的論理和ゲート、（１１）はフリップフロップ、（
１２）（１３）はアドレスデコーダである。 なお、各図中の同一符号は同一または相当部分を示ず。 代理人 弁理士 大 岩 増 雄 （外２名） 第１図
Claims (1)
- （１）メモリから読み出されたパリティビットを含んだ
データをパリティチェック回路に入力して検査する構成
を含んだコンピュータにおいて、上記読み出しデータの
ある１ビットを排他的論理和ゲートを介して上記パリテ
ィチェック回路に入力するように構成するとともに、上
記ゲートの他方の入力に論理信号を与えるフリップフロ
ップと、このフリップフロップをプログラム処理にて任
意にセット／リセットする制御回路とを設けたことを特
徴とするコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224473A JPS6284342A (ja) | 1985-10-08 | 1985-10-08 | コンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224473A JPS6284342A (ja) | 1985-10-08 | 1985-10-08 | コンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284342A true JPS6284342A (ja) | 1987-04-17 |
Family
ID=16814343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224473A Pending JPS6284342A (ja) | 1985-10-08 | 1985-10-08 | コンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284342A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6426938A (en) * | 1987-07-23 | 1989-01-30 | Fujitsu Ltd | Test system for ras circuit |
| JPH01126740A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | 擬障回路 |
| JPH01156834A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | チェック回路の診断装置 |
-
1985
- 1985-10-08 JP JP60224473A patent/JPS6284342A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6426938A (en) * | 1987-07-23 | 1989-01-30 | Fujitsu Ltd | Test system for ras circuit |
| JPH01126740A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | 擬障回路 |
| JPH01156834A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | チェック回路の診断装置 |
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