JPS62105242A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS62105242A JPS62105242A JP60245415A JP24541585A JPS62105242A JP S62105242 A JPS62105242 A JP S62105242A JP 60245415 A JP60245415 A JP 60245415A JP 24541585 A JP24541585 A JP 24541585A JP S62105242 A JPS62105242 A JP S62105242A
- Authority
- JP
- Japan
- Prior art keywords
- error
- address
- parity
- control memory
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラムにより制御される情報処理
装置に関し、４！にマイクロプログラムを格納する制御
メモリのパリティエラーの処理方式〔従来の技術〕 従来、この種のエラー処理方式は、制御メモリパリティ
エラー検出回路とマイクロプログラムのアドレス生成回
路により構成され、パリティエラーが検出されると、制
御メモリパリティエラー処理ルーチンへ分岐するように
アドレス生成回路が動作するようになっていた。ここで
、エラー処理ルーチｙは唯一であり、エラー発生アドレ
スとの関係はない。
装置に関し、４！にマイクロプログラムを格納する制御
メモリのパリティエラーの処理方式〔従来の技術〕 従来、この種のエラー処理方式は、制御メモリパリティ
エラー検出回路とマイクロプログラムのアドレス生成回
路により構成され、パリティエラーが検出されると、制
御メモリパリティエラー処理ルーチンへ分岐するように
アドレス生成回路が動作するようになっていた。ここで
、エラー処理ルーチｙは唯一であり、エラー発生アドレ
スとの関係はない。
制御メモリのパリティエラーの原因は、非常に多く考え
られる。その中で、メモリ素子１個内で閉じている障害
を、対象として考える。例えば、制御メモリ素子がソケ
ット実装されている場合の接触不良による障害がある。
られる。その中で、メモリ素子１個内で閉じている障害
を、対象として考える。例えば、制御メモリ素子がソケ
ット実装されている場合の接触不良による障害がある。
また、メモリ素子内部での断線等による出力の“１”縮
体故障などもある。これらの故障の特徴としては、故障
したメモリ素子以外をアクセスするマイクロプログラム
は正常に動作するが、そのメモリ素子のアドレス内のマ
イクロプログラムの動作は一切保証されないというもの
である。
体故障などもある。これらの故障の特徴としては、故障
したメモリ素子以外をアクセスするマイクロプログラム
は正常に動作するが、そのメモリ素子のアドレス内のマ
イクロプログラムの動作は一切保証されないというもの
である。
これらの故障に対する従来のエラー処理方式は、制御メ
モリエラーを処理するマイクロプログラムの処理ルーチ
ンは、１箇所しかなく、そのルーチンを格納しているメ
モリ素子に上述の障害が発生した場合に、そのエラー処
理が正常に処理されないという欠点がある。この場合、
二次障害。三次障害が引き起こされ、表面上に表われた
現象しか情報が得られないため、原因調査が非常に困難
な場合が多い。
モリエラーを処理するマイクロプログラムの処理ルーチ
ンは、１箇所しかなく、そのルーチンを格納しているメ
モリ素子に上述の障害が発生した場合に、そのエラー処
理が正常に処理されないという欠点がある。この場合、
二次障害。三次障害が引き起こされ、表面上に表われた
現象しか情報が得られないため、原因調査が非常に困難
な場合が多い。
本発明の情報処理装置は、最上位アドレスと最下位アド
レスが別個のメモリ素子に格納されている制御メモリを
有する情報処理装置において、制御メモリパリティエラ
ー処理ルーチンが複数個準備され、制御メモリを格納し
ているメモリ素子にアドレスが割り付けられて前記同一
の処理ルーチが別々のメモリ素子に格納され、制御メモ
リのパリティエラーを検出し、そのエラー発生アドレス
情報を保持する検出回路と、前記検出回路のエラー検出
信号とエラー発生アドレス情報を入力し、パリティエラ
ー発生時、エラー発生アドレスを調べ、エラー発生アド
レスを含まがいメモリ素子に格納されているエラー処理
ルーチンのアドレスを生成するアドレス生成回路を備え
たこと全特徴とする。
レスが別個のメモリ素子に格納されている制御メモリを
有する情報処理装置において、制御メモリパリティエラ
ー処理ルーチンが複数個準備され、制御メモリを格納し
ているメモリ素子にアドレスが割り付けられて前記同一
の処理ルーチが別々のメモリ素子に格納され、制御メモ
リのパリティエラーを検出し、そのエラー発生アドレス
情報を保持する検出回路と、前記検出回路のエラー検出
信号とエラー発生アドレス情報を入力し、パリティエラ
ー発生時、エラー発生アドレスを調べ、エラー発生アド
レスを含まがいメモリ素子に格納されているエラー処理
ルーチンのアドレスを生成するアドレス生成回路を備え
たこと全特徴とする。
−このように、制御メモリのパリティエラーが発生しエ
ラー処理ルーチンへ分岐する場合、複数のエラー処理ル
ーチンの中で、エラー発生アドレス情報により、エラー
アドレスを含まない制御メモリ素子の前記エラー処理ル
ーチンへ分岐させることにより、パリティエラーの影響
を少なくすることが可能となる。
ラー処理ルーチンへ分岐する場合、複数のエラー処理ル
ーチンの中で、エラー発生アドレス情報により、エラー
アドレスを含まない制御メモリ素子の前記エラー処理ル
ーチンへ分岐させることにより、パリティエラーの影響
を少なくすることが可能となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の情報処理装置の一実施例の要部ブロッ
ク図である。制御メモリ１は４０ビツトｘ４にの容量を
もっており、４０ビツトのうち１ビツトはパリティピッ
トとなっている。検出回路２は、制御メモリ１の４０ビ
ツトとマイクロアドレス１２ビツトを入力し、パリティ
をチェックし、パリティエラー発生時、マイクロアドレ
スの最上位１ビツトを保持する。アドレス生成回路８Ｆ
ｉ、１２ビツトのマイクロアドレス７ｔ−生成し、制御
メモリ１へ供給し、通常はシステムクロックを基にし、
マイクロアドレスを＋１したアドレスを生成している。
ク図である。制御メモリ１は４０ビツトｘ４にの容量を
もっており、４０ビツトのうち１ビツトはパリティピッ
トとなっている。検出回路２は、制御メモリ１の４０ビ
ツトとマイクロアドレス１２ビツトを入力し、パリティ
をチェックし、パリティエラー発生時、マイクロアドレ
スの最上位１ビツトを保持する。アドレス生成回路８Ｆ
ｉ、１２ビツトのマイクロアドレス７ｔ−生成し、制御
メモリ１へ供給し、通常はシステムクロックを基にし、
マイクロアドレスを＋１したアドレスを生成している。
また、各種ロジックの情報による分岐も実現しているが
、今回の発明の特徴を述べるために省略している。制御
メモリ１は、１６ＫＦＲＯＭを１０個使用しており、１
２ビツトのマイクロアドレスラインを使用し、０００す
（１６進表示）〜ＦＦＦφのアドレスを有する。０００
Φ〜７ Ｆ Ｆ ＋ ノ２ Ｋ テＦＲＯＭ５個を使用
し、８００す〜ＦＦＦすで同じく５個使用して、４０ビ
ツトのマイクロプログラムを格納している。制御メモリ
パリティエラー処理ルーチンは、この場合、００８す番
地と８０８◆番地の２箇所にエントリーポイントを設け
、０００◆〜７ＦＦ÷と８００す〜ＦＦＦすのアドレス
にそれぞれ処理ルーチンを格納している。
、今回の発明の特徴を述べるために省略している。制御
メモリ１は、１６ＫＦＲＯＭを１０個使用しており、１
２ビツトのマイクロアドレスラインを使用し、０００す
（１６進表示）〜ＦＦＦφのアドレスを有する。０００
Φ〜７ Ｆ Ｆ ＋ ノ２ Ｋ テＦＲＯＭ５個を使用
し、８００す〜ＦＦＦすで同じく５個使用して、４０ビ
ツトのマイクロプログラムを格納している。制御メモリ
パリティエラー処理ルーチンは、この場合、００８す番
地と８０８◆番地の２箇所にエントリーポイントを設け
、０００◆〜７ＦＦ÷と８００す〜ＦＦＦすのアドレス
にそれぞれ処理ルーチンを格納している。
パリティエラー発生時、アドレス生成回路３は、検出回
路２より通知を受け、次に、エラー発生アドレス５の最
上位ビットを入力し、パリティエラー処理ルーチンのエ
ントリーアドレス００８すを生成し、そのアドレスの最
上位ビットに、前述のエラー発生アドレス５の最上位ビ
ットの否定を取った値を、エントリーアドレスの最上位
ビットとし、エントリーアドレスを生成する。つ１す％
０００〜７ＦＦ＋でパリティエラーが発生した場合、８
０８すをエントリーアドレスとし、８００〜ＦＦＦ＋で
パリティエラー発生の場合、００８◆をエントリーアド
レスとする。
路２より通知を受け、次に、エラー発生アドレス５の最
上位ビットを入力し、パリティエラー処理ルーチンのエ
ントリーアドレス００８すを生成し、そのアドレスの最
上位ビットに、前述のエラー発生アドレス５の最上位ビ
ットの否定を取った値を、エントリーアドレスの最上位
ビットとし、エントリーアドレスを生成する。つ１す％
０００〜７ＦＦ＋でパリティエラーが発生した場合、８
０８すをエントリーアドレスとし、８００〜ＦＦＦ＋で
パリティエラー発生の場合、００８◆をエントリーアド
レスとする。
このようにして、エラー発生のＰＲ，ＯＭを含む部分の
マイクロプログラムを使用することなく。
マイクロプログラムを使用することなく。
パリティ処理ルーチンが走行できる。
以上説明したように本発明は、制御メモリパリティエラ
ー処理ルーチンを複数個準備して別々のメモリ素子に格
納し、制御メモリパリティエラー発生時、エラー発生の
メモリ素子を避けてそのエラー処理ルーチンを走行させ
るようにしたことにより、エラー発生の影響を受けるこ
となく、エラー処理実行全可能とする効果がある。
ー処理ルーチンを複数個準備して別々のメモリ素子に格
納し、制御メモリパリティエラー発生時、エラー発生の
メモリ素子を避けてそのエラー処理ルーチンを走行させ
るようにしたことにより、エラー発生の影響を受けるこ
となく、エラー処理実行全可能とする効果がある。
第１図は本発明の情報処理装置の一実施例の要部ブロッ
ク図である。 １・・・制御メモリ、 ２・・・検出回路、 ３・・・アドレス生成回路、 ル・・・パリティエラー、 ５・・・エラーアドレス。 ６・・・マイクロプログラム、 ７・・・マイクロアドレス。 第１図
ク図である。 １・・・制御メモリ、 ２・・・検出回路、 ３・・・アドレス生成回路、 ル・・・パリティエラー、 ５・・・エラーアドレス。 ６・・・マイクロプログラム、 ７・・・マイクロアドレス。 第１図
Claims (1)
- 【特許請求の範囲】 最上位アドレスと最下位アドレスが別個のメモリ素子に
格納されている制御メモリを有する情報処理装置におい
て、 制御メモリパリテイエラー処理ルーチンが複数個準備さ
れ、制御メモリを格納しているメモリ素子にアドレスが
割り付けられて前記同一のエラー処理ルーチが別々のメ
モリ素子に格納され、制御メモリのパリテイエラーを検
出し、そのエラー発生アドレス情報を保持する検出回路
と、前記検出回路のエラー検出信号とエラー発生アドレ
ス情報を入力し、パリテイエラー発生時、エラー発生ア
ドレスを調べ、エラー発生アドレスを含まないメモリ素
子に格納されているエラー処理ルーチンのアドレスを生
成するアドレス生成回路を備えたことを特徴とする情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245415A JPS62105242A (ja) | 1985-10-31 | 1985-10-31 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245415A JPS62105242A (ja) | 1985-10-31 | 1985-10-31 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62105242A true JPS62105242A (ja) | 1987-05-15 |
Family
ID=17133312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245415A Pending JPS62105242A (ja) | 1985-10-31 | 1985-10-31 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62105242A (ja) |
-
1985
- 1985-10-31 JP JP60245415A patent/JPS62105242A/ja active Pending
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