JPH01126740A - 擬障回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は擬障回路に関し、特にデータの正常／異常をチ
エツクする検出回路の高速自動診断を行う擬障回路に関
する。

従来技術 従来、検出回路の診断においては例えば第４図に示すよ
うな構成が採用されている。この構成はシフト機能を有
するｎ個のレジスタ７・１〜７・ｎと、これ等レジスタ
に対応したｎ個のパリティチェック回路６・１〜６・ｎ
と、これ等パリティチェック回路６・１〜６・ｎのチエ
ツク結果を表示するシフト機能を有した異常表示レジス
タ（ＥＩＦ）９と、このレジスタ９内に１ビツトでも“
１′′がセットされると、異常発生の割込み２５を生成
する割込み発生回路３０よりなる。尚、ＳＶＰは診断プ
ロセッサを、ＤＴはデータを、ＰはこのデータＤＴのパ
リティビットを夫々示していロセッサ（以下ＳｖＰと称
す）の診断プログラムの一部である擬障テストルーチン
のフローチャートを示す。第４図と第６図により従来の
検出回路診断法を説明する。

各検出回路部（パリティチェック回路６．異常表示レジ
スタ９及び割込み発生回路３０）が正常であることを診
断する場合は、図示せぬＳＶＰよリシフト動作（シフト
イン２０）にて不正データをレジスタ７・１に設定する
。次に、クロックステップ（１クロック発生）動作でパ
リティチェック回路６・１にて異常が検出されたことを
示す信号が異常表示レジスタ９の１ビツト目に表示され
る。このレジスタ９内の１ビツトでも異常を示す信号が
表示されると割込み発生回路３０によりＳＶＰに割込み
２５を発生する。

ＳＶＰは割込みがなければレジスタ７・１の出力の検出
回路部が異常であることを示す不良検出回路の指摘を行
う。これに対し、割込みがあればシフト動作〈シフトア
ウト２１）にてレジスタ９に内容を読出す。正しくレジ
スタ９の１ビツト目に異常表示がなされていなければ、
前記と同じ不良検出回路の指摘を行い、正しく表示され
ていれば、レジスタ７・１と同じくレジスタ７・２に対
して同じ動作を実行する。後はレジスタ７・ｎまで同じ
動作をくり返すことになる。

第５図は従来の他の一例を示すものであり、レジスタ７
・１〜７・ｎがシフト構成になっていない場合を示す。

複数のレジスタ７・１〜７・ｎは共通バス３２に接続さ
れている。この例における検出回路の診断は、シフト機
能を有したＡレジスタ３１を設けＳＶＰよりシフト動作
にてＡレジスタ３１に不正データを設定する。同じくシ
フト動作にてマイクロ命令レジスタ３６に各レジスタ７
・１〜７・ｎへのストローブ信号３３〜３５を発生する
マイクロ命令を設定する。デコーダ３７によりこのレジ
スタ３６のマイクロ命令がデコードされ、各レジスタ７
・１〜７・ｎへのストローブ信号３３〜３５が生成され
る。

次に、クロックステップ（２クロック発生）動作にてＡ
レジスタ３１に設定された不正データがマイクロ命令で
指定されたレジスタ７・１〜７・ｎの１つに設定されて
、パリティチェック回路６・１〜６・ｎのうち対応する
回路にて不正が検出され、これが異常表示データに表示
される。後は、レジスタ７・１〜７・ｎへの不正データ
設定法が異なるのみで、他は第４図の例に同じである。

但し、第５図の場合はＡレジスタ３１のパリティチェッ
ク回路６での検出を抑止しておく必要がある。

上述した従来の擬障回路における診断構成では、複数の
レジスタの各々にシフト動作にて不正データをセットし
、しかる後にクロックステップ、確認という動作をその
都度ＳＶＰにより介在せしめ、ｎ個のレジスタ分これを
くり返すという動作が必要となる。特に本診断プログラ
ムは装置の立上がる時、自動走行する診断プログラムの
中に組み込まれており、装置の立上げ時間の短縮を妨げ
る一要因となっている。

ｌ肛旦亘濃 本発明の目的は、上述の点に鑑み不正データの設定をシ
ーケンシャルに自動的にハードウェアで行うことにより
、装置立上げ時間の短縮を図り得る擬障回路を提供する
ことである。

発明の構成 本発明によれば、複数のデータレジスタの各データのパ
リティ異常を検出すべくこれ等レジスタ対応に設けられ
た複数のパリティチェック回路の自動診断をなす擬障回
路であって、前記レジスタを順次選択しこの選択レジス
タに対応するデータのパリティビットを反転せしめて当
該選択レジスタへ書込む書込み手段と、この選択レジス
タに対応した前記パリティチェック回路が前記選択レジ
スタのパリティビットを用いてパリティ異常を検出した
ときに、次のレジスタを前記書込み手段が選択するよう
制御する制御手段とを有することを特徴とする擬障回路
が得られる。

実施例 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の実施例の擬障回路を有する検出回路の
診断構成ブロック図である。本構成は複数のレジスタ７
・１〜７・ｎにシーケンシャルに擬障データを設定させ
うる＋１カウンタ３を有したシフト機能付擬障レジスタ
１と、擬障レジスタ１のオーバフローにて擬障テストが
終了したことを示すキャリインラブ２と、擬障レジスタ
１のデータを解読するデコーダ４と、デコーダ４が有効
であり且つ擬障テスト中であることを示す擬障フラグ５
とを有する。

更に、本発明の実施例は、レジスタ７・１〜７・ｎの各
々に不正データを設定すべくデータビット２２に阻隔し
たパリティビット２３を反転させるパリティ反転回路６
・１〜６・ｎと、レジスタ７・１〜７・ｎの不正データ
を夫々検出するパリティチェック回路８・１〜８・ｎと
、パリティチェック回路８・１〜８・ｎにより検出され
た異常が表示される異常表示レジスタ９と、デコーダ４
とこのレジスタ９の出力信号の活性化によりアンドゲー
ト１０・１〜１０−ｎ、オアゲート１１よりなり擬障レ
ジスタ１を更新するためのストローブ信号２４を発生す
るストローブ信号作成回路４１と、擬障テスト中の割込
み２５の発生を抑止する割込抑止回路１２とを有する。

尚、信号２０は擬障レジスタ１のシフトイン、信号２１
はシフトアウトを示す。゛信号２８はレジスタ９に異常
が表示されたことを示す異常発生信号を示し、信号４０
はレジスタ７のストローブ信号であるクロック信号を示
す。アンドゲート１３及びオアゲート１４はクロック信
号にストローブ条件２６が入っているものに対し擬障テ
スト中は常時クロックが供給される如く構成されたクロ
ック供給回路を示す。

次にこのように構成された本発明の擬障テストの動作に
ついて第２図のタイムチャートおよび第３図の診断プロ
グラムのフローチャートに沿って説明する。

装置立上げ時、診断プログラムが自動走行する。

擬障テストルーチンに入ると診断プログラムにより擬障
フラグ５が１″にセットされる。擬障フラグ５がセット
されるとデコーダ４が活性化される。又装置立上げ時シ
ステムリセットにより擬障レジスタ１がオール゛０′″
であることから、レジスタ７・１が指定され、レジスタ
７・１のパリティビット２３がパリティ反転回路８・１
により反転され、不正データがレジスタ７・１にセット
される。

レジスタ７・１に不正データがセットされると、レジス
タ７・１のパリティチェック回路６・１により異常が検
出され、異常表示レジスタ９０１ビツト目に異常が表示
される。このレジスタ９に異常が表示されると、その出
力とデコーダ４の出力信号とによりストローブ信号作成
回路４１にてストローブ信号２４が発生される。このス
トローブ信号２４により擬障レジスタ１が更新され、次
はレジスタ７・２が指定されて前記と同じくレジスタ７
・２に不正データがセットされる。この時レジスタ７・
１はデコーダ出力の反転信号が既に不活性化されており
、正常データがセットされる。

不正データがセットされたレジスタ７・２はパリティチ
ェック回路６・２にて異常が検出され、レジスタ９の２
ビツト目にこの異常が表示される。

レジスタ９に異常が表示されると、前記と同じくストロ
ーブ信号２４が発生し擬障レジスタ１が更新されて次は
レジスタ７・３が指定される。以下前記の動作をシーケ
ンシャルにくり返し、最後のレジスタ７・ｎまで更新さ
れた時（擬障レジスタ１の内容はオール゛ｌ　１１＋　
）、前記と同じくレジスタ７・ｎに不正データがセット
され、ストローブ信号を発生して擬障レジスタ１が更新
されオール１１０１１となる。同時にキャリイビット２
がセットされ正常終了したことを示す正常終了信号２７
をＳＶＰに送出する。又本正常終了信号２７にて擬障フ
ラグ５がリセットされ、擬障テストは終了する。

尚、検出回路に異常があり異常検出されなかった場合に
は、第３図に示す如く診断プログラム内においてタイマ
に予めレジスタ数に応じて決められたタイマ値をセット
しておき、タイマ値がオーバした時は検出回路に異常が
あるとみなし、その時の擬障レジスタ１の内容（擬障レ
ジスタは検出回路が正常でないと更新されない）を読出
し不良検出回路の指摘を行うようにすれば良い。

擬障テストが終了して擬障フラグ５がリセッ１〜される
と、アンドゲート１２はオンとなり、割込み信号２５の
抑止が解除され、異常表示レジスタ９に１つでも異常表
示２８がなされると、割込み発生が生じることは従来と
同様である。

１更立羞】 以上説明したように、本発明によれば、ハードウェアに
て自動的に擬障テストを実行することによりＳＶＰが介
在することなしに擬障テストが可能となり、診断プログ
ラムの簡略化と立上げ時間の短縮化を図ることができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の実施例による擬障回路を有する検出回
路の診断ブロック図、第２図は第１図の動作の一例を示
すタイムチャート、第３図は擬障テスト部の診断プログ
ラムフローチャート、第４図及び第５図は従来の擬障回
路を有する検出回路の診断ブロック図、第６図は従来の
擬障テスト部の診断プログラムチャートである。 主要部分の符号の説明 １・・・・・・擬障レジスタ ２・・・・・・キャリイフラグ ３・・・・・・＋１カウンタ ６・１〜６・ｎ・・・・・・パリティチェック回路７・
１〜７・ｎ・・・・・・レジスタ ８・１〜８・ｎ・・・・・・パリティ反転回路９・・・
・・・異常表示レジスタ ４１・・・・・・ストローブ信号作成回路出願人　日本
電気株式会社（外１名）

Claims (1)

【特許請求の範囲】
1. 複数のデータレジスタの各データのパリティ異常を検出
   すべくこれ等レジスタ対応に設けられた複数のパリティ
   チェック回路の自動診断をなす擬障回路であって、前記
   レジスタを順次選択しこの選択レジスタに対応するデー
   タのパリティビットを反転せしめて当該選択レジスタへ
   書込む書込み手段と、この選択レジスタに対応した前記
   パリティチェック回路が前記選択レジスタのパリティビ
   ットを用いてパリティ異常を検出したときに、次のレジ
   スタを前記書込み手段が選択するよう制御する制御手段
   とを有することを特徴とする擬障回路。