JPS5999506A - シ−ケンサの演算方式 - Google Patents
シ−ケンサの演算方式Info
- Publication number
- JPS5999506A JPS5999506A JP57209516A JP20951682A JPS5999506A JP S5999506 A JPS5999506 A JP S5999506A JP 57209516 A JP57209516 A JP 57209516A JP 20951682 A JP20951682 A JP 20951682A JP S5999506 A JPS5999506 A JP S5999506A
- Authority
- JP
- Japan
- Prior art keywords
- input
- data bus
- combination
- prohibition condition
- sequencer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/32—Monitoring with visual or acoustical indication of the functioning of the machine
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Testing And Monitoring For Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、シーケンサの演算方式、更に詳しくは、シー
ケンス回路の組合せ禁止条件が発生゛したとき、組合せ
禁止条件の発生？表示する″ｊＯタラム？実行させるシ
ーケンサの演算方式に四するものである。
ケンス回路の組合せ禁止条件が発生゛したとき、組合せ
禁止条件の発生？表示する″ｊＯタラム？実行させるシ
ーケンサの演算方式に四するものである。
従来のシーケンサの演算方式は、シーケンサの入力に接
続さｎた℃シサ等の異常状態、例えば、入力Ｘ。、ｘｌ
に接続さｎたスイッチＳＯ％Ｓ１が同時にオンすること
は物理的（あす得ないとすると、入力Ｘ。、ｘｌが同時
にオンすることはスイッチＳ。、Ｓｌの故障などによる
異常状戯となり、この異常状惑を検知し表示する手段と
して、第１図のように、シーケンスプＯクラムｔｌＪの
一部に組合せ禁止条件ヤ」定表示づロジウム（２）ヲ設
けておき、シーケンスづ０タラム１１）の演算と同じ様
に扱ってい′ｆＣ８そのためにシーケンサの１ス＋Ｐ−
Ｊの演算時間が本来のシーケンスづロジウムｉｌｌの演
算の他に組合せ禁止条件判定表示づロジウム（２）の演
算の時間だけ長くかかつていた。
続さｎた℃シサ等の異常状態、例えば、入力Ｘ。、ｘｌ
に接続さｎたスイッチＳＯ％Ｓ１が同時にオンすること
は物理的（あす得ないとすると、入力Ｘ。、ｘｌが同時
にオンすることはスイッチＳ。、Ｓｌの故障などによる
異常状戯となり、この異常状惑を検知し表示する手段と
して、第１図のように、シーケンスプＯクラムｔｌＪの
一部に組合せ禁止条件ヤ」定表示づロジウム（２）ヲ設
けておき、シーケンスづ０タラム１１）の演算と同じ様
に扱ってい′ｆＣ８そのためにシーケンサの１ス＋Ｐ−
Ｊの演算時間が本来のシーケンスづロジウムｉｌｌの演
算の他に組合せ禁止条件判定表示づロジウム（２）の演
算の時間だけ長くかかつていた。
不発明はかかる点に敞みてなさｎたもので、その目的と
するところは、シーケンス回路の組合せ禁止条件の判定
に真理値表ｒ用いることにより演算時間を短縮すること
にある。以下失施例によｐ本発明の詳細な説明する。
するところは、シーケンス回路の組合せ禁止条件の判定
に真理値表ｒ用いることにより演算時間を短縮すること
にある。以下失施例によｐ本発明の詳細な説明する。
第２区において、（３）はメ七りで、アドレスバスＡ。
−Ａ？Ｌ’ｚシーケンサの入力回路＋４１に接続し、そ
の入力データかシーケンス回路の組合せ禁止条件ならば
メ七り（３）のデータバスＤ。に信号を出力するよう々
真理値表？あら刀・じめ入ｎておく。
の入力データかシーケンス回路の組合せ禁止条件ならば
メ七り（３）のデータバスＤ。に信号を出力するよう々
真理値表？あら刀・じめ入ｎておく。
即ち、プロタラム入力時に真理値表作成？行なう。メモ
リ（３）のデータバスＤ。’ｚ ＣＰ Ｕ ＋５１の割
込み入力に接続する。（６）はデータバスである。
リ（３）のデータバスＤ。’ｚ ＣＰ Ｕ ＋５１の割
込み入力に接続する。（６）はデータバスである。
通常、ＣＰ Ｕｔ５１はシーケンスプログラムの演算？
行なっているが、入力データが組合せ禁止条件になると
、メ七ＩＪ ＋３＋のデータバスＤ。Ｊ：９倍号が出力
さｎＸＣＰＵｔ５１に割り込みがががり、ｃＰＵ（６）
はシーケンスプロクラムの演算を中断して組合パせ禁止
条件発生表示づロタラムを実行する。したがって、通常
、ＣＰＵｆ５１は１ス士Ｐンの間にシーケンスプログラ
ムの演算ｉ行なうだけであり、組合せ禁止条件が発生し
たときのみ組合せ禁止条件発生表示づ０クラムを実行す
るので、１ス＋Ｐンの時間は長くならない。
行なっているが、入力データが組合せ禁止条件になると
、メ七ＩＪ ＋３＋のデータバスＤ。Ｊ：９倍号が出力
さｎＸＣＰＵｔ５１に割り込みがががり、ｃＰＵ（６）
はシーケンスプロクラムの演算を中断して組合パせ禁止
条件発生表示づロタラムを実行する。したがって、通常
、ＣＰＵｆ５１は１ス士Ｐンの間にシーケンスプログラ
ムの演算ｉ行なうだけであり、組合せ禁止条件が発生し
たときのみ組合せ禁止条件発生表示づ０クラムを実行す
るので、１ス＋Ｐンの時間は長くならない。
メｔす（３）に真理値表ｔあらかじめ入ｎておく場合の
実施例として、例えば、シーケシサの入力ＸＯ％Ｘ１
にりミツトスイッチＬＭｏ）ＬＭｌが接続さｎ、、被シ
ーケンス機器の構成上、りミツトスイッチＬＭｎ＞ＬΔ
１１ が同時にオンすることはなく、同時にオンしたと
きは機器の異常として表示しなければならないとすると
、丁べての入力状恣に対する異常発生状めは第１表で表
わさｎる。
実施例として、例えば、シーケシサの入力ＸＯ％Ｘ１
にりミツトスイッチＬＭｏ）ＬＭｌが接続さｎ、、被シ
ーケンス機器の構成上、りミツトスイッチＬＭｎ＞ＬΔ
１１ が同時にオンすることはなく、同時にオンしたと
きは機器の異常として表示しなければならないとすると
、丁べての入力状恣に対する異常発生状めは第１表で表
わさｎる。
第 １ 表
ただし、第１表において、０ばりミツトスイッチＬＭＯ
゛ ＬＭｌのオフ又ｉ−１，異常なし？表わし、１はり
ミツトスイッチＬＭｏ、ＬＭ、のオン又は異常発生７表
わしている。そこで、４×１ヒツトのメモリ（３）に第
２表のような真理値データを書き込んでおくことにより
、前述のように組合せ禁止条件が発生したとき組合せ県
止条件発生表示プロタラムの実行ができる。
゛ ＬＭｌのオフ又ｉ−１，異常なし？表わし、１はり
ミツトスイッチＬＭｏ、ＬＭ、のオン又は異常発生７表
わしている。そこで、４×１ヒツトのメモリ（３）に第
２表のような真理値データを書き込んでおくことにより
、前述のように組合せ禁止条件が発生したとき組合せ県
止条件発生表示プロタラムの実行ができる。
第、２表
つぎに、第３図は本発明の他の実施例で、メモリ（３）
のデータバスＤｍをＣ’ Ｐ Ｕ ＋５１の割込み入力
およびう・ソチ回路（７）のデータホールド信号紛に接
続する。又、データバスＤ。−Ｄｍ、はラッチ回路（７
）のデータ入力線に接続する。メモリ（３）には、アド
レスバスＡ。〜Ａ九が組合せ禁止条件になｎはデータバ
スＤｍににＣＰ Ｕ ＋５＋の割込みイ百号會出力し、
データバスＤｏ−Ｄｍ−１には組合せ禁止条件の柚類を
表わ″′ｒ侶号信号力するような真坤伯麦會あらかじめ
入ｎておく。（８）はアドレスバスである。
のデータバスＤｍをＣ’ Ｐ Ｕ ＋５１の割込み入力
およびう・ソチ回路（７）のデータホールド信号紛に接
続する。又、データバスＤ。−Ｄｍ、はラッチ回路（７
）のデータ入力線に接続する。メモリ（３）には、アド
レスバスＡ。〜Ａ九が組合せ禁止条件になｎはデータバ
スＤｍににＣＰ Ｕ ＋５＋の割込みイ百号會出力し、
データバスＤｏ−Ｄｍ−１には組合せ禁止条件の柚類を
表わ″′ｒ侶号信号力するような真坤伯麦會あらかじめ
入ｎておく。（８）はアドレスバスである。
通常、ＣＰＵ（５１はシーケンスプロクラムの実行を行
なっているが、入力データが組合せ禁止条件になると、
メ七り（３）のデータバスＤｍからＣＰＵ（５）の割込
み入力に割込みがかかり、同時にラッチ回路（７）にイ
ネーブル信ち′が入り、データバスＤ。
なっているが、入力データが組合せ禁止条件になると、
メ七り（３）のデータバスＤｍからＣＰＵ（５）の割込
み入力に割込みがかかり、同時にラッチ回路（７）にイ
ネーブル信ち′が入り、データバスＤ。
〜Ｄｍ−１上の組合せ禁止条件の柿ｇＡ＝表わ丁データ
がラッチ回１％ ＋７＋に保持びｎる。つぎに、ＣＰＵ
（５）は割込み入力を受けてシーケンスプロクラムの実
行を中断し、組合せ禁止条件の表示プＯグラム？医行す
る。そのづロタラムの実行の中でラッチ回路（７）より
デ、−夕を読込むことにより、組合せ禁止条件の種類の
情報？得ることができ、どのような禁止条件が発生した
かの種別？表示できる。
がラッチ回１％ ＋７＋に保持びｎる。つぎに、ＣＰＵ
（５）は割込み入力を受けてシーケンスプロクラムの実
行を中断し、組合せ禁止条件の表示プＯグラム？医行す
る。そのづロタラムの実行の中でラッチ回路（７）より
デ、−夕を読込むことにより、組合せ禁止条件の種類の
情報？得ることができ、どのような禁止条件が発生した
かの種別？表示できる。
蒸上のように本発明は、メモリのアドレスバス會シーケ
ンサの入力画路に接続し、その入力データがシーケンス
回路の組合せ禁止条件ならは１ｊｊ帛己ヌ七りのデータ
バスにｆ； Ｍ 才出力するような真理１直表紫あらか
じめ１力呂己メモリに入ｎておきＡｌＪＩＪ肥メ七りの
データバス＝ａ常シーケシスづロクラムのみの演算２行
なうＣＰＵの割込み入力に接続し、組合せ禁止条件が発
生したとき前記ＣＰＵで組合せ赤土条件の発生全表示す
るづロクラムを医行させる卵くした力・ら、シーケンス
回路の組合せ禁止条件のや」定ｒこ真理値表す用いるこ
とにより演算時間２短編できるという効果？委するもの
である。
ンサの入力画路に接続し、その入力データがシーケンス
回路の組合せ禁止条件ならは１ｊｊ帛己ヌ七りのデータ
バスにｆ； Ｍ 才出力するような真理１直表紫あらか
じめ１力呂己メモリに入ｎておきＡｌＪＩＪ肥メ七りの
データバス＝ａ常シーケシスづロクラムのみの演算２行
なうＣＰＵの割込み入力に接続し、組合せ禁止条件が発
生したとき前記ＣＰＵで組合せ赤土条件の発生全表示す
るづロクラムを医行させる卵くした力・ら、シーケンス
回路の組合せ禁止条件のや」定ｒこ真理値表す用いるこ
とにより演算時間２短編できるという効果？委するもの
である。
第１図は従来のシーケシサの演算方式の回路図、第２図
は本発明の一実施例の回路図、第３図は本発明の他の英
施例の回路図である。 （３）・・・メモリ、（４）・・・入力回路、（５）・
・・ＣＰＵ。 代理人 弁理士 石 １）炙 上 第１図 １１３図
は本発明の一実施例の回路図、第３図は本発明の他の英
施例の回路図である。 （３）・・・メモリ、（４）・・・入力回路、（５）・
・・ＣＰＵ。 代理人 弁理士 石 １）炙 上 第１図 １１３図
Claims (1)
- ＋ｌ） メｔりのアドレスバス會シーケンサの入力回
路に接続し、その入力データがシーケンス回路の組合せ
禁止条件ならばｌｉ？Ｊ記メ七りのデータバスに信号を
出丁ような真理値表をあらかじめ前記メ七りに入れてお
き、前記メ七りのデータバス七通常シーケンスプロクラ
ムのみの演算を行なうＣＰＵの割込み入力に接続し、組
合せ禁止条件が発生したとき前記ＣＰＵで組合せ禁止条
件の発生を表示するプログラムに’Ｊ行させる如くして
成ることを特徴とするシーケンサの演算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209516A JPS5999506A (ja) | 1982-11-30 | 1982-11-30 | シ−ケンサの演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209516A JPS5999506A (ja) | 1982-11-30 | 1982-11-30 | シ−ケンサの演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999506A true JPS5999506A (ja) | 1984-06-08 |
Family
ID=16574082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209516A Pending JPS5999506A (ja) | 1982-11-30 | 1982-11-30 | シ−ケンサの演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999506A (ja) |
-
1982
- 1982-11-30 JP JP57209516A patent/JPS5999506A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0702297A1 (en) | A data processor with breakpoint circuit and method therefor | |
| US4231089A (en) | Data processing system with apparatus for correcting microinstruction errors | |
| EP0026587B1 (en) | Data processing system including internal register addressing arrangements | |
| JPS58197553A (ja) | プログラム監視装置 | |
| JPS5999506A (ja) | シ−ケンサの演算方式 | |
| JPS59123933A (ja) | アドレス比較方式 | |
| JP2679575B2 (ja) | 入出力チャネルの障害処理システム | |
| JPH04362755A (ja) | 共用型拡張記憶試験方式 | |
| JPS6043745A (ja) | 計算機システム | |
| JPS5839339B2 (ja) | 計算機プログラム正常動作表示装置 | |
| JPS63120336A (ja) | メモリアクセスモ−ド切替え方式 | |
| JPH0764822A (ja) | マイクロコンピュータ | |
| JPS6042496B2 (ja) | パリテイエラ−処理方式 | |
| JPS59163653A (ja) | デバツグ装置 | |
| JPH01126740A (ja) | 擬障回路 | |
| JPS6048549A (ja) | マイクロプロセッサの状態表示回路 | |
| JPS6245569B2 (ja) | ||
| JPH03209523A (ja) | 命令データエラー検出方式 | |
| JPH05334116A (ja) | デバッグ制御方式 | |
| JPH0620068A (ja) | シングルチップマイクロコンピュータ | |
| JPH0553000B2 (ja) | ||
| JPS6049344B2 (ja) | 命令再試行方式 | |
| JPH05197552A (ja) | ステータス表示回路 | |
| JPS62127944A (ja) | 情報処理装置 | |
| JPH0476137B2 (ja) |