JPS5839339B2 - 計算機プログラム正常動作表示装置 - Google Patents

Description

【発明の詳細な説明】 この発明は計算機に正常なプログラムが装填され、正常
に動作しているか否かを表示する表示装置に関するもの
である。

従来この種の装置は第１図に示すように計算機電源の異
常を検出する電源異常検出回路１と、計算機プログラム
で異常を検出した場合に計算機から出力される異常報告
データを記憶する記憶回路２と、電源異常検出回路１の
出力及び記憶回路２の内容を論理和表示する表示回路３
で構成される。

このため計算機の電源が正常であるが、計算機に装填さ
れているプログラムがその計算機を含んだシステムの運
用プログラムでない場合でも正常表示となり、実際の正
常とは異なるという欠点があった。

この発明は従来の装置における上述の欠点を解消するた
めになされたもので、計算機にシステムとして整合する
プログラムが装填され、かつ動作していないと正常表示
がなされない計算機プログラム正常動作表示装置を提供
することを目的とするものである。

以下図面についてこの発明を説明する。

第２図はこの発明の一実施例を示すブロック線図であっ
て、第２図において４は計算機プログラムヘ一定時間毎
に割込み（インタラブド）をかげる周期的割込信号発生
回路である。

計算機（第２図に示してない）には周期的割込信号発生
回路４からの割込信号が入力されると現在実行中のプロ
グラムに対応したプログラム表示コードが出力されるよ
うあらかじめプログラムされている。

符号５は計算機から出力される上述のプログラム表示コ
ードをデコードするデータ・デコード回路であって、こ
のデータ・デコード回路５に計算機から入力されるプロ
グラム表示コードが現在実施されている筈の正常のプロ
グラムを示すプログラム表示コードである場合はデータ
・デコード回路５の出力は「正常出力あり」を意味する
たとえば論理ｒＨＪのレベルの信号となり、このデータ
・デコード回路５へ計算機から入力がないか、又は計算
機から入力されるプログラム表示コードが現在実施され
ている筈の正常のプログラム以外のプログラムを示すコ
ードである場合はデータ・デコード回路５の出力は「正
常出力なし」を意味するたとえば論理ｒＬＪのレベルの
信号となるよう設定される。

データ・デコード回路５の出力はシフトレジスタ６の直
列入力端子へ入力され次の入力があるごとに１ビツトあ
てシフトされる。

符号６Ｌ６１゜６２．６３はシフトレジスタ６の並列出
力端子であって、第２図に示す実施例ではシフトレジス
タ６の各並列出力の反転信号（「正常出力なし」でｒＨ
Ｊ出力である）が出力される。

符号Ｉはナントゲートで、その出力を表示回路３で表示
している。

したがってシフトレジスタ６の並列出力のいずれにも「
正常出力あり」の信号がなくならない限り表示回路３は
「正常出力あり」の表示を行なう。

シフトレジスタ６０ビツト数は設計によって定められる
が、このビット数に等しい回数の割込信号発生回路から
の割込信号に対しいずれも「正常出力なし」の信号がデ
ータ・デコード回路５から出力されると計算機は異常で
あると表示される。

第３図はシフトレジスタ６の一実施例を示すブロック線
図であって、図において６０．６１．６２ 。

６３及びＴは第１図の同ブ符号と同一部分を示し、６４
は直列信号入力端子、６５はクロック入力端子である。

シフトレジスタはよく知られているので詳細な説明を省
略する。

第４図は第２図に示す回路の動作の一例を示す動作タイ
ミング・チャートである。

ａはシフトタイミング、ｂは「正常出力あり」の設定、
Ｃは正常表示タイミングである。

この例では４シフトタイミングの間に「正常出力あり」
がなげれば異常表示となる。

このようにして正常表示をプログラム動作を含めたもの
として行うことができる。

なお以上は計算機の正常表示の場合について示したが、
この発明はこれに限らず定期的に動作することが要求さ
れるシステムの正常監視表示に使用できる。

以上のように、この発明に係る計算機プログラム正常動
作表示装置では、計算機プログラムに一定時間毎に出力
を行わせ、その一定時間毎の出力を検定することによっ
て、実際の計算機プログラムの装填を含めての「正常」
を判定し得る利点を有する。

【図面の簡単な説明】

第１図は従来の正常表示装置の一例を示すブロック線図
、第２図はこの発明の一実施例を示すブロック線図、第
３図はこの発明に用いられるシフトレジスタの一例を示
すブロック線図、第４図は第２図に示す回路の動作の一
例を示す動作タイムチャートである。 図において、３は表示回路、４は周期的割込信号発生回
路、５はデータ・デコード回路、６はシフトレジスタ、
７はナンド回路である。 なお各図中同一符号は同−又は相当部分を示すものとす
る。

Claims (1)

【特許請求の範囲】
1. １ 動作を監視すべき計算機に周期的に割込をかげる周
   期的割込信号発生回路と、上記計算機のプログラム内に
   設けられ上記割込信号を入力したとき実行中のプログラ
   ムに対応するプログラム表示コードを出力する装置と、
   上記プログラム表示コードを入力してそれが正常である
   か否かを示す信号を出力するデータ・デコード回路と、
   このデータデコード回路の出力がその直列信号入力端子
   に入力されるシフトレジスタと、このシフトレジスタの
   並列信号出力端子からの信号によって上記計算機の正常
   動作を表示する表示回路を備えたことを特徴とする計算
   機プログラム正常動作表示装置。