JPS6225272A - ゲ−トアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はゲートアレイに係り、特に自己診断機能を備え
るゲートアレイに関する。

（従来の技術） 周知のように、ゲートアレイは利用者が希望する種々の
機能を実現するために構成された大規模集積回路（ＬＳ
Ｉ）であり、利用者の装置に実装されて初めてその機能
を実現するものである。

従って、利用者の仕様が区々であるので、ゲートアレイ
の試験方法はゲートアレイを実際の装置に実装する前に
ＬＳＩテスタ等の試験用機器を用いて行わなければなら
なかった。

（発明が解決しようとする問題点） ところで、ゲートアレイを試験用機器を用いて試験する
場合、ゲートアレイの実現機能が利用者の仕様により区
々であるので、試験用機器が大規模化　複雑化する。

また、実際の使用において装置に異常が発生した場合、
その原因が当該ゲートアレイにあるか否かを究明するた
めにはゲートアレイを装置から外して試験しなければな
らず、非常に面倒である。

本発明の目的は、利用者の実際の装置に実装した状態で
単体試験ができるようなゲートアレイを提供することで
ある。

（問題点を解決するための手段） 上記目的を達成するために、本発明に係るゲートアレイ
は、利用者が希望する種々の機能を実現させる論理回路
部と、前記論理回路部の機能実現動作を確認するための
テストデータおよび該論理回路の前記テストデータ入力
に対する出力をチェックするためのチェックデータを格
納する記憶部と、前記テストデータおよびチェックデー
タを読出すためのアドレスデータを前記記憶部に出力す
るカウンタ部と、前記論理回路部に前記機能を実現させ
るための外部入力信号と前記テストデータが夫々入力さ
れ、外部から入力される診断信号の内容が有効か無効か
に応じて前記外部入力信号とテストデータのいずれか一
方を前記論理回路部へ出力する入力部と、前記論理回路
部の出力と前記記憶部が出力する前記チェックデータが
夫々入力され、前記診断信号の内容が有効であるとき両
者の内容を比較してその比較結果を出力し、前記診断信
号の内容が無効であるとき前記論理回路部の出力をその
まま出力する比較部と、前記比較部の出力を外部に送出
する出力部とを備えたことを特徴とする。

（作用） 以上のように構成されるゲートアレイの作用を説明する
。記憶部には論理回路部の機能実現動作を確認するため
のテストデータおよび論理回路部の前記テストデータ入
力に対する出力データをチェックするためのチェックデ
ータ〈出力期得値）が格納されており、カウンタ部が指
定するアドレスのテストデータが入力部に、またチェッ
クデータが比較部に夫々該記憶部から出力される。

入力部は診断信号の内容が有効の場合にはテストデータ
を、また無効の場合には外部入力信号を夫々切替えて論
理回路部へ出力する。論理回路部はテストデータ又は外
部入力信号の各々が規定する動作をし所定の出力を比較
部に送出する。

比較部は診断信号の内容が有効の場合に前記チェックデ
ータと論理回路部の所定出力を比較してその結果を出力
部に送出する一方、診断信号の内容が無効の場合には前
記所定出力を出力部にそのまま送出する。出力部は比較
部の比較結果又は前記所定出力のいずれか一方を外部に
出力する。

以上のように、本発明に係るゲートアレイは、論理回路
部と共に記憶部を備え、診断信号の内容を変えることに
より論理回路部の機能試験が行なえる自己診断機能付ゲ
ートアレイとしたので、実際の装置に実装した状態で当
該ゲートアレイだけの単体試験が容易に行な′えること
になる。

（実施例） 以下、本発明の一実施例を添付図面を参照して説明）−
る。

第１図は本発明のゲートアレイを示す全体構成図である
。このゲートアレイは、論理回路部１と、記憶部２と、
カウンタ部３と、入力部４と、比較部５および出力部６
とで構成され、外部入出力端子として入力端子７．同８
および同９と出力端子１０を備える。

入力端子７には診断信号ａが入力される９診断信号ａは
当該ゲートアレイの機能試験を行なうか否かを制御する
制御信号である６例えば診断信号ａの信号レベルが有効
、即ち高レベル（以下「Ｈレベル」という）のときは当
該ゲートアレイは試験モードになり、また信号レベルが
無効即ち低レベル（以下「Ｌレベル」という）のときは
当該ゲートアレイは所定の機能を実現する動作モードに
なる。この診断信号ａは入力部４と比較部５に夫々入力
される。

入力端子８は複数（ｎ＋個）の端子からなり、各端子に
は所定の外部入力信号すがビット対応して入力される。

この外部入力信号すは入力部４に入力される。

入力端子９にはタロツク信号Ｃが入力され、このクロッ
ク信号Ｃはカウンタ部３と論理回路部１に夫々入力され
る。

記憶部２は、この実施例では、マスクＲＯＭからなり、
当該ゲートアレイの機能試験を行なうための診断データ
が格納されている０診断データは入力部４に出力するテ
ストデータｄと比較部５に出力するチェックデータｅと
からなる。つまり、この診断データはテストデータｎ、
ビットとチェックデータ００ビツトを１語とする構成に
なっている。なお、本実施例ではｎ、＝ｎ、＝９ビット
となっている。

カウンタ部３はクロック信号Ｃを受けて記憶部２の各番
地を指定するアドレスデータを所定の周期で順次発生す
る。記憶部２はこのアドレスデータを受けてテストデー
タｄを入力部４に、またチェックデータｅを比較部５に
夫々出力することになる。

入力部４は診断信号ａの入力を受けて外部入力信号すと
テストデータｄとを切替えて論理回路部１へ入力データ
ｆを出力するものであり、具体的には第２図に示す如く
構成される。第２図において、この入力部４は、外部入
力信号のビット数、つまり信号線数分の切替回路４０１
〜同４０９（図示例は信号線が９本の場合を示しである
）からなる、各切替回路は２個のスリーステートバッフ
ァ３１および同３２からなり、バッファ３１にはテスト
データｄ＋（＋＝１〜９　）が、またバッファ３２には
外部入力信号ｂ＋（＋＝１〜９　）が夫々入力され、バ
ッファ３１と同３２の出力はワイヤード接続されて論理
回路部１の入力データｆ＋（＋＝０〜９）を形成する。

そして、バッファ３１と同３２は前記診断信号ａでゲー
ト制御される。

即ち、診断信号ａがＨレベル（有効）であるときはバッ
ファ３１が能動状態となり、バッファ３２はその出力を
高インピーダンス状態にする。また逆に診断信号ａがＬ
レベル（無効）であるときはバッファ３２が能動状態と
なり、バッファ３１はその出力を高インピーダンスにす
る。その結果、テストデータｄと外部入力信号すが診断
信号ａの内容に応じて切替えられ、論理回路部１へ出力
される。

論理回路部１は周知のように複数の論理回路で構成され
る。各論理回路はクロック信号Ｃに基づき所定の動作を
行ない、これにより入力データｆに規定される所定の出
力ｇ　（ｎ　ｏビット）を比較部５に出力する。即ち、
この論理回路部１は診断信号ａがＨレベルであるとテス
トデータｄの入力を受けて、また診断信号ａがＬレベル
である外部入力信号すを受けて所定のビットパターンか
らなるデータｇ（ｎｏビット）を比較部５に出力する、
比較部５は診断信号ａがＨレベルであるときチェックデ
ータｅと出力データｇの内容比較を行ない、その比較結
果を出力部６に送出する一方、診断信号ａがＬレベルで
あるとき出力データｇをそのまま出力部６に送出する。

この比較部５は具体的には第３図に示す如＜ｔｍ成され
る。

第３図において、この比較部５は入力ビツト数分の比較
回路５０１〜同５０９（この実施例ではチェックデータ
ｅおよび出力データｇは夫々９ビツトで構成される）か
らなる。

各比較回路は論理積ゲート２１と排他的論理和ゲート２
２とからなる。論理積ゲート２１は一方の入力がチェッ
クデータｅ＋（＋＝１〜９　）で、他方の入力が診断信
号ａであり、診断信号ａがＨレベルであるときにのみチ
ェックデータｅｌを排他的論理和ゲート２２に出力し、
診断信号ａがＬレベルであるときは排他的論理和ゲート
２２への出力レベルをＬレベルに固定する。排他的論理
和ゲート２２は一方の入力が前記論理積ゲート２１の出
力であり、他方の入力が出力データｇ＋（＋＝１〜９　
）であり、論理積ゲート２１の出力レベルがＬレベルに
固定されているとき、即ち診断信号ａがＬレベルのとき
出力データｇ１をそのまま出力部６に出力し、診断信号
ａがＨレベルのときにチェックデータｅ、と出力データ
ｇ１の比較を行ない、その結果を出力部６に出力する。

出力部６は比較部５の出力ｈ（出力データｇ又は比較結
果データ）の各ビットを並列に出力端子１０の各端子を
介して外部に送出する。つまり、出力部６が外部に送出
するデータは、診断信号ａがＬレベルであるときは利用
者が意図した機能を実現するものであり、また診断信号
ａがＨレベルであるときは自己診断の結果を示すものと
なる。

（発明の効果） 以上詳述したように、本発明に係るゲートアレイは従来
の論理回路部に加えて記憶部を備え、診断信号の内容を
有効か無効かに変えるだけで、論理回路部の機能試験が
行なえるようにしたので、実際の装置に実装した状態で
当該ゲートアレイだけの単体試験が簡単かつ容易に行な
える。従って、従来必要とされた大規模な試験用機器の
簡素化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るゲートアレイの構成を
示すブロック図、第２図は入力部の回路図、第３図は比
較部の回路図である。 １・・・・・・論理回路部、　２・・・・・・記憶部、
３・・・・・・カウンタ部、　４・・・・・・入力部、
　５・・・・・・比較部、　６・・・・・・出力部、　
ａ・・・・・・診断信号、ｂ・・、・・・外部入力信号
、　Ｃ・・・・・・クロック信号、ｄ・・・・・・テス
トデータ、　ｅ・・・・・・チェックデータ、ｆ・・・
・・・入力データ、　ｇ・・・・・・出力データ。 代理人　弁理士　　八　幡　　義　博 ケ゛ゝドアレイのＪＬ収 第　ｌ−図 入力−９ｐ ＄２図

Claims (1)

【特許請求の範囲】
1. 利用者が希望する種々の機能を実現させる論理回路部と
   ；前記論理回路部の機能実現動作を確認するためのテス
   トデータおよび該論理回路の前記テストデータ入力に対
   する出力をチェックするためのチェックデータを格納す
   る記憶部と；前記テストデータおよびチェックデータを
   読出すためのアドレスデータを前記記憶部に出力するカ
   ウンタ部と；前記論理回路部に前記機能を実現させるた
   めの外部入力信号と前記テストデータが夫々入力され、
   外部から入力される診断信号の内容が有効か無効かに応
   じて前記外部入力信号とテストデータのいずれか一方を
   前記論理回路部へ出力する入力部と；前記論理回路部の
   出力と前記記憶部が出力する前記チェックデータが夫々
   入力され、前記診断信号の内容が有効であるとき両者の
   内容を比較してその比較結果を出力し、前記診断信号の
   内容が無効であるとき前記論理回路部の出力をそのまま
   出力する比較部と；前記比較部の出力を外部に送出する
   出力部とを備えたことを特徴とするゲートアレイ。