JPS5873100A - Ｌｓｉとメモリデバイスの検査方法及び装置 - Google Patents

Ｌｓｉとメモリデバイスの検査方法及び装置

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JPS5873100A
JPS5873100A JP57177474A JP17747482A JPS5873100A JP S5873100 A JPS5873100 A JP S5873100A JP 57177474 A JP57177474 A JP 57177474A JP 17747482 A JP17747482 A JP 17747482A JP S5873100 A JPS5873100 A JP S5873100A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は大規模集積（ＬＳＩ）デバイス及びメモリ・デ
バイスにテスト信号を注入しその出力信号を基準値と比
較することによりデバイスの検査を行う技術に関する。
ＬＳＩデバイス検査では、デバイスの各ピンごとに適当
な検査信号、基準値及び関連するフォーマットとタイミ
ング情報をそのピン専用のランダム・アクセス・メモリ
に予めロードし、検査中、アドレス発生器よりメモリに
アドレス信号を供給して所望のシーケンスで注入し、比
較を実行する。
これに対し、メモリ・デバイスの検査では、アドレス発
生器よりデバイスの「アドレス」ピンにアドレス信号を
供給する（したがってこのアドレス信号は検査信号とし
て受は取られる）と同時に、別の発生器を作動してそれ
よりデバイスのデータピンに「データ」検査信号を供給
する。出力信号はデータピンにのみ現われ、これを先に
注入したデータ信号と比較する。各ピンごとにランダム
・アクセスメモリが作動されるが、このメモリに記憶さ
れるのはわずかにフォーマットとタイミング情報（通常
、検査信号の長いシーケンスにわたり一定に保たれる）
、それに場合によりアドレス解読情報が加わる程度であ
る。
発明の概要 本発明の一側面によれば、検査信号を注入しその出力信
号を基準値と比較することによりＬＳＩとメモリデバイ
スを検査する装置において（ここにデバイスは各々多数
のピンを有し、メモリデバイスのピンはアドレス・ピン
とデータビンより成ること）、注入と比較のシーケンス
を制御するシーケンス・コントローラと、ＬＳＩデバイ
スの検査信号と基準値を記憶する記憶素子と、メモリ・
デバイスの検査゛信号と基準値を発生する発生器と、シ
ーケンス・コントローラに応答してＬＳＩデバイスの検
査信号と基準値を記憶素子よりピンに供給するか、又は
メモリデバイスの検査信号と基準値を発生器よりデータ
ピンに供給するように接続される電源スイッチング回路
とから成る装置が提供される。
本発明のもうひとつの側面によれば、注入と比較のシー
ケンス制御を行うシーケンス・コントローラと、検査信
号と標準値に対応するフォーマットとタイミング情報を
発生するフォーマットとタイミング発生器と、フォーマ
ットとタイミング発生装置より、ＬＳＩデバイス検査用
の検査信号と基準値の夫々に対応する新しく更新された
フォーマットとタイミング情報を発生させるシーケンス
発生器と、フォーマットとタイミング発生装置よりメモ
リ・デバイス検査用の検査信号と基準値のグループに対
応する更新されたフォーマットとタイミング情報を発生
させるグループ・シーケンス発生器と、シーケンス・コ
ントローラに応答して、選択的にシーケンス発生器又は
グループ・シーケンス発生器を作動してＬＳＩデバイス
又はメモリ・デバイスを検査するモード・コントローラ
とから成る装置が提供される。
好適実施例では、フォーマットとタイミング発生器はフ
ォーマット情報を記憶するフォーマット・メモリ、シー
ケンス・コントローラに応答してフォーマットメモリの
各場所に対応するアドレスを記憶するフォーマット・ア
ドレス・メモ１ハタイミング情報を記憶するタイミング
・メモリ、このタイミング情報に従ってタイミング・／
寸ルスを発生するタイミング発生器、及びシーケンス・
コントローラに応答してタイミング・メモリの各場所に
対応するアドレスを記憶するタイミング・アト。
レス・メモリとで構成され、さらに実施装置は出力信号
が基準値と異なる場合にエラー信号を発生スルコンパレ
ータ、コンパレータに応答する故障プロセサ、シーケン
ス・コントローラと故障プロセサに応答してＬＳＩデバ
イスの各ピンに対応するエラー信号と検査信号のシーケ
ンスを記憶する故１１シーケンスーメモ１ハ及び故障プ
ロセサとシーケンス・コントローラに応答してメモリ・
デバイスの記憶場所に対応するマツプとしてエラー信号
を記憶する故障マツプ・メモリを備える。
本発明のさらにもうひとつの側面によれば、メモリ（記
憶）部と非メモリ部（非記憶部）を有するＬＳＩデバイ
スの検査方法であって、第１記憶素子の非メモリ部用の
検査信号と基準値を記憶し、第２記憶素子の非メモリ部
用の検査信号と基準値の夫々に対応するフォーマットと
タイミング情報を記憶し、第２記憶素子のメモリ部用の
検査信号と基準値のグループに対応するフォーマットと
タイミング情報を記憶し、選択器をトリガーして第１記
憶素子からの検査信号と基準値を非メモリ部のピンに供
給し、非メモリ部用の検査信号と基準値の夫々に対応す
るアドレスを発生するとともに選択的にトリガーして各
アドレスを第２記憶素子に供給し、発生器よりメモリ部
用の検査信号と基準値を発生させるとともに選択器をト
リガーして検査信号と基準値をメモリ部のデータピンに
供給し、メモリ部用の検査信号と基準値の各グループに
対応するアドレスを発生するとともに選択器をトリガー
して各アドレスを第２記憶素子に供給する、ことより成
る方法が提供される。
本発明によれば、ＬＳＩデバイスとメモリ・デバイス（
及びメモリ部を備えたＬＳＩデバイス）の検査をフレキ
シブルで、経済的にして効率よく、ひとつずつ任意の順
序で行うことができ、各被検査デバイスの任意のピンを
任意の検査信号サイクルにおいて、ＬＳＩピン、メモリ
データ・ピンあるいはメモリ・アドレスピンのいずれと
しても取り扱うことができる。
実施例の説明 構成 第１図を参照するに、デバイス１２の各ピン１０は検査
部１４（ピン出力フォロワと普通のピン駆動回路を内蔵
している）と両方向ライン１６を介してフォーマット部
１８（注入と比較のフォーマットとタイミング検査信号
用のマルチプレクサを含む集積論理素子を内蔵）につな
がっている。
フォーマット部１８の入力は夫々、検査信号ライン２０
を介して検査信号発生回路にフォーマットライン２４を
介してフォーマット発生回路２６′に、タイミング・ラ
イン２８を介してタイミング発生回路８０につながって
いる。フォーマット部１８の出力はエラー・ライン３１
を介して故障処理回路８２につながっている。
検査信号発生回路２２はソース選択ライン５２、再ロー
ド・ライン５８、検査信号メモリ制御ライン５４．５６
．５７（ライン５４と５６は、さらに故障システムの割
込・制御ライン５８と５９とトモにパターン・シーケン
ス・コントローラ５゜と故障処理回路３２とをつないで
いる）を介してノぐターン・シーケンス・コントローラ
につながっている。ソース選択ライン５２、再ロード・
ライン５８、制御ライン５７及びフォーマットとタイミ
ングメモリ制御ライン６０と６２はパターン・シーケン
スがコントローラ５０をフォーマットとタイミング発生
回路２６と８０に接続している。
検査信号発生回路２２の検査信号源選択器７０は検査信
号源選択メモリ？２（ピン当り２５６バイト容量）と５
つの選択可能なテスト信号源につながっている。即ち、
Ａ又はＢ検査信号メモリ？４．７６（各ピンｌＯ用のＬ
ＳＩデバイス検査信号又はメモリ・デバイス・アドレス
ピン用のメモリ・アドレス解読情報を記憶している）、
Ｃ検査信号メモリ７８（再ロード制御部１１８を介して
）、メモリ検査信号発生器８０（論理素子よ構成るアド
レス駆動アルゴリズム発生器と記憶素子で構成されるア
ドレス駆動ルック・アップ・テーブル発生器を内蔵）及
び交代源ライン８２である。
同様にフォーマットアドレス発生回路２６に設けられた
フォーマット源選択器７ｏはフォーマット源選択メモリ
９４（ピン当９２５６バイトノ容量）と４つの選択可能
なタイミング情報アドレス源につながっている。Ａ又は
Ｂタイミング・メモリ１１６．１１８、ｃタイミング・
メモリ１２゜（再ロード制御部１８４を介して）、及び
交代源ライン１２２で−ある。タイミング源選択器１１
０の出力は夕４ミング・メモリ（ピン当り２５６パイ）
＄１１７）ＲＡＭ）を介してプログラムの可能タイミン
グ発生回路蔵のタイミング部１２６につながっている。
Ａメモリ７４．９６．１１６とＢメモリ７６．９８．１
１８は夫々、２つの同一構成の４にスタチックＲＡＭの
一部でありＣメモリ７８．１００．１２０は６４に〜２
５６にダイナミックＲＡＭの一部をなす。選択器７０，
９０，１１０は普通のマルチプレクサである。再ロード
制御部１１４．１８６．１８８（普通のマルチプレクサ
内蔵）は入力が再ロードライン５８及びＣメモリ７８．
１００と１２０に夫々つながっておシ、出力は夫々Ａメ
モリ７４と９０と１１６、及びＢメモリ７６と９８と１
１８につながっている。
故障処理回路３２の故障プロセサ２５０（エラー信号の
分析・径路選択用の集積回路論理素子内蔵）はメモリ・
デバイス・エラー・ライン２５２に介して故障マツプ・
メモリ２５４（エラー信号記憶用の実時間メモリで、゛
容量は１６Ｘ６４Ｋ、８ｘ１２８Ｋ又はＩＫ×ＩＫでメ
モリ・デノ（イスのエラー信号を記憶する）、さらに故
障プロセサ２５０は故障シーケンス・ライン２５８を介
して故障シーケンス・メモリ２６０（故障信号及び関連
するブロックとサイクル情報記憶用のＲＡＭ）にもつな
がっている。
第２図を参照するに、ＡとＢ検査信号アドレス発生器３
１０．８１２（夫々、８つの１２ビツト・アドレス・カ
ウンタ３１４．８１６、アドレス選択器８１８．３２０
及びＥｘｃｌｕｓｉｖｅ　ＯＲアドレス・ゲート８２２
．３２４を内蔵）は夫々、制御ビット・ライン８２６．
８２８及び発生器禁止ライン３２０．８３２を介して制
御ＲＡＭ８８８（夫々１１２ビツトより成る４に命令ワ
ードの容量をもつプログラム可能マイクロプロセサ）に
つながっている。さらにＲＡＭ８３３は、Ｃアドレス発
生器と制御カウンタ８２２（Ｃメモリ７８．１００．１
２０のアドレス選択器、制御用の集積回路論理とタイミ
ング回路を内蔵）を介して制御ライン５７と再ロードラ
イン５８に、さらに源選択ライン５２に、またメモリ・
デバイス・フォーマット及びタイミング・アドレスラ、
イン８２５を介してＬ　Ｓ’Ｉ　／メモリモード選択器
３８４．８３６（これらはＡとＢ検査信号アドレス発生
器３１０．８１２にもつながっている）に、またシーケ
ンス制御ライン８８８を介して、ＲＡＭ８８３の実行す
べき次の制御命令のアドレスを決める図示しない回路に
、また検査制御ライン８４０を介して図示しない検査制
御回路につながっている。
選択器８５０と８５２はデータ入力がＣアドレスライン
５７及び夫々ＡとＢ検査信号アドレス発生器８１０と８
１２に、制御入力はライン３２８を介してＣアドレス発
生器と制御カウンタ８２２につながっている。
同様に、選択器８５４と３５６は、入力ｉｘｃアドレス
ライン５７及び夫々ＬＳＩ／メモリモート。
選択器３３４と８３６に、制御入力がＣアト°レス発生
器と制御カウンタ８２２につながってし）る。
ＬＳＩ／メモリモード選択器８Ｂ４と３３６０毒Ｉ］御
入力は夫々レジスタ３８５と８３７につな−ｂ；つてい
る。
選択器３１５．３２０．８８４．３８６．８５０．３５
２．３５４、及び３５１は普通の集積回路マルチプレク
サである。
動作 検査装置は任意の順序でＬＳＩデノ（イス検査とメモリ
デバイス検査とを切換可能であり、またメモリ部と非メ
モリ部より成るＬＳＩデノくイスの検査が可能である。
検査モードをＬＳＩモート°とメモリモード間で切り換
えるにはレジスタ３８５と３３７の値を変えることによ
って選択器３８４と８８６を制御し、夫々ＡとＢタイミ
ング兼フォーマットメモリ９６．９８．１１６．１１Ｂ
のアト。
レス源を選択するとともに、ライン５２を通って源選択
メモリ７２．１９４．１１４に送られる制御ビットを変
えることによって検査信号源を選択することで行う。
ＬＳＩデバイス検査 ＬＳＩデバイス検査では、全ピンＩＯへの検査信号シー
ケンス゛はフォーマット部１８より検査部１４に交互に
Ａ又はＢ検査信号メモリ７４又は７６からの信号の選択
によシなされる。この選択はパターン・シーケンス・コ
ントローラ５００制御下にある検査信号選択メモリ７２
により指示される検査信号選択器７０により行なわれる
。検査信号７０によりＡ検査信号メモリ？４が選択され
るとこのメモリ？４はアドレス・ライン５４に与えられ
るアドレスの定める記憶場所より検査信号を送出する。
同時にＢ検査信号メモリ７６は検査信号メモリ７８に記
憶された検査信号プールより再ロードされる。Ａ検査信
号メモリ７４がテスト・データを送出し終ると、検査信
号源選択器７０はただちにＢ検査信号メモリ７６を選択
してテストデータを送出させる。そしてＡ検査信号メモ
リ？４の方はＣ検査信号メモリ７８より再ロードされる
。
古ロードの制御はＣアドレス発生器及びライン７３より
再ロード制御部１２４に「ロードＡ」又は「ロードＢ」
の信号を、またライン５７、Ｃアドレスを、Ｇａｒｒｙ
　Ｃ０Ｇｉｌｌｅｔｔｅ　　により′″Ｔｅ−ｓＴｅ−
５ｔＳｉ　Ｒｅ１ｏａｄｅｒ”　という名称で出願され
た米国特許出願明細書に記載された方式によって出力す
る制御カウンタ８２２によりなされる。
夫々のＬＳＩ検査信号はタイミング・メモリ１１４に記
憶されたタイミング情報に従って、タイミング部７６が
指定する時点で送出され、そのフォーマットはフォーマ
ットメモリ９２に記憶されたフォーマット情報（例えば
、ノン・リターン・ツー・ゼロ（ＮＲＺ）、リターン・
ツウ・ゼロ（ＲＺ）、リターン・ツウ・ワン（ＲＴＯ）
　、又はリターン・ツウ・コンブリメント（ＲＴＣ）に
より定められる。
タイミング・メモリ１１４とフォーマット・メモリ９２
は夫々タイミングとフォーマット選択メモリ１１４．９
４により、タイミングとフォーマットデータ源選択器１
１０と９０を介してなされる制御の下で、夫々タイミン
グメモ１Ｊ１１６５，４フオーマントメモリ９６と、Ｂ
タイミングメモリ１１８、Ｂフォーマット・メモリ９８
より交互にアドレスされる（ＡとＢテスト信号メモリ７
４．７６の交互動作順序と同様）。メモリの切換はＬＳ
Ｉ検査モードで動作するようレジスタ３８５．８３７で
制御されるＬＳＩ／メモリモード選択器３８４と３８６
の動作に基づきライン６ｏと６２（ライン５４と５６上
のＡとＢアドレスと同様）に与えられる切換指令にょシ
なされる。ＡとＨのタイミングとフォーマットの各メモ
リは、信号を送出していない間はＣタイミングとフォー
マットメモリ１００と１２０に夫々記憶されたタイミン
グとフォーマット信号プールより再ロードされる。
ピンＩＯの出力信号はフォーマット部１８で受信され、
（フォーマット部は内部の普通の集積回路コンパレータ
により）基準値（検査信号同様ライン２０に与えられる
１０）と比較され、エラーがある場合にはパターン・シ
ーケンス・コントローラ５０の制御の下でエラー信号が
故障プロセサ２５０を介して故障シーケンス・メモリ２
６０に送られる。予め定めた故障シーケンスが発生した
ら、故障プロセサ２５０は割込信号をパターン・シーケ
ンス・コントローラ５０に送す、テストシーケンスの変
更を行なわせる。
メモリ・デバイス検査 メモリ・デバイス検査では、検査信号は（ライン５６と
５８に与えられる指示信号に基づいて）メモリ検査信号
発生器８０より検査選択器７０を通ってデバイスのデー
タ・ピンに支給される。またデバイスのＸとＹアドレス
ピン用の「アドレス」検査信号がＡとＢ検査信号メモリ
アドレス発生器３１０と８１２よりＡとＢ検査信号メモ
リ７４．７６（ここでアドレス検査信号はデバイス１２
のメモリ・レイアウトと一致する形に解読される）を通
って直接支給される。
フォーマットとタイミング情報（これらは一連のメモリ
・デバイス検査信号の期間中、不変に保たれる）は制御
ＲＡＭ８８２よりライン３２５を介し、レジスタ８８５
と８８７により「メモ１）　Ｊ検査モードにセットされ
たＬＳＩ／メモリモード選択器８８４．３３６を経て支
給されるアドレスに基づきフォーマット・アドレスとタ
イミング発生回路２６と８０により決められる。
エラー信号は”故障プロセサ２５０を介して故障マツプ
・メモリ２５４に送られ、メモリ２５４は（ライン５４
．５６上のアドレス信号の制御の下で）デバイ°ス１２
の故障場所と合致する場所にエラーを記録して「悪い」
記憶場所のマツプを作成する。
Ｃメモリに記憶された検査信号、フォーマット及びタイ
ミング情報のプールからＡとＢメモリを再ロードする方
式については’　Ｔｅ５ｔ　ＳｉｇｎａｌＲｅｌｏａｄ
ｅｒ”の名称で出願され、発明者ＧａｒｒｙＣ０Ｇｉｌ
ｌｅｔｔｃよシ本出願人に譲渡された米国特許第　　　
　　　　Ｌ記載されている。
【図面の簡単な説明】
第１図は本発明による検査装置の各部のプロッり図、 第２　図ハ、第１　図のパターン・シーケンス・コント
ローラの制御ＲＡＭとその他の部分のブロック図である
。 （符号説明） １２：被験デバイス　２２：検査信号発生回路２６：フ
ォーマット発生回路　８０：タイミング発生回路　３２
：故障処理回路 特許出願人　　テラダイン・インコーホレーテッド（外
４名）

Claims (1)

  1. 【特許請求の範囲】 （１）　　検査信号を注入し、その結果としての出力信
    号を基準値と比較すること、によってＬＳＩとメモリデ
    バイスを検査する装置であって（ここに前記のデバイス
    の各々は多数のピンをもち、前記メモリ・デバイスのピ
    ンはアドレス・ピンとデータ・ピンより成ること）、 検査信号の注入と、出力信号と基準値の比較とのシーケ
    ンスを制御するシーケンス・コントローラと、 ＬＳＩデバイス用の検査信号と基準値を記憶する記憶素
    子と、 メモリ・デバイス用の検査信号と基準値を発生する発生
    器と、及び 前記シーケンス・コントローラに応答して、ＬＳＩデバ
    イス用の検査信号と基準値を前記記憶素子より前記ピン
    に、あるいは前記メモリ・デノ（イス用の検査信号と基
    準値を前記発生器より前記データピンに選択接続する源
    スイッチング回路とから成る装置。 （２）検査信号を注入し、その結果としての出力信号を
    基準値と比較することによってＬＳＩとメモリデバイス
    を検査する装置であって（ここに前記のデバイスの各々
    は多数のピンを備え、前記メモリ・デバイスのピンはア
    ドレス・ピンとデータピンより成ること）、 検査信号の注入と、出力信号と基準信号の比較とのシー
    ケンスを制御するシーケンス・コントローラと、 検査信号と基準値に対応するフォーマットとタイミング
    情報を発生するフォーマットとタイミング発生器と、 前記フォーマットとタイミング発生器を介して前記ＬＳ
    Ｉデぶイス用の検査信号と基準値の各々に対応するフォ
    ーマットとタイミング情報の更新を行うシーケンス発生
    器と、 前記フォーマットとタイミング発生器を介してＩ）コ記
    メモリ・デバイス用の一連の検査信号と基準値に対応す
    るフォーマットとタイミング情報の更新を行うグループ
    ・シーケンス発生器ト、及び前記シーケンス・コントロ
    ーラに応答して、前記７−ケンス発生器又は前記グルー
    プ・シーケンス発生器を選択作動して、前記ＬＳＩデバ
    イス又は前記メモリデバイスを検査するモード・コント
    ローラと、 から成る装置。 （３）特許請求の範囲第１項記載の装置において、検査
    信号の注入と、出力信号と基準値の比較と（７）　シー
    　ケンス発生器するシーケンス・コントローラと、 検査信号と基準値に対応するフォーマットとタイミング
    情報を発生するフォーマットとタイミン　、・グ発生器
    と、 前記フォーマットとタイミング発生器を介してＬＳＩデ
    バイス用の検査信号と基準値の各々に対応するフォーマ
    ットとタイミング情報の更新を行うシーケンス・発生器
    と、 前記フォーマットとタイミング発生器を介してメー＝ｅ
    ＋７デバイス用の一連の検査信号と基準値に対応するフ
    ォーマットとタイミング情報の更新を行うグループ・シ
    ーケンス発生器と、及び前記シーケンス・コントローラ
    に応答して前記シーケンス発生器又は前記グループ・シ
    ーケンス発生器を選択作動するモード・コントローラと
    、 を設けた装置。 （４ン　　特許請求の範囲第２項又は第３項記載の装置
    において、前記フォーマットとタイミング発生器を、 フォーマット情報を記憶するフォーマット・メモリと、 前記シーケンス・コントローラに応答して前記フォーマ
    ット・メモリ内の場所と対応するアドレスを記憶するフ
    ォーマット・アドレス・メモリと、で構成した装置。 （５）　　特許請求の範囲第２項又は第８項記載の装置
    において、前記フォーマットとタイミング発生器を１ タイミング情報を記憶するタイミング・メモリと、 前記タイミング情報に従ってタイミング・パルスを発生
    するタイミング発生器と、 前記シーケンス°コントローラに応答して前記タイミン
    グ・メモリ内の場所と対応するアドレスを記憶するタイ
    ミング・アドレス・メモリド、で構成した装置。 （６）特許請求の範囲第１項、第２項、第８項のいずれ
    かに記載の装置において、 前記出力信号が前記基準と異なるときにエラー信号を発
    生するコンパレータト、 前記メモリ・デバイス内の記憶場所に対応するマツプと
    して、あるいはＬＳＩデバイスのピンに対応するエラー
    信号と検査信号のシーケンスとして、前記エラー信号を
    選択記憶するエラー処理回路と、 を設けた装置。 （７）　　特許請求の範囲第６項記載の装置において、
    前記エラー処理回路を、 前記コンパレータに応答する故障プロセサ、前記シーケ
    ンス・コントローラと故障プロセサに応答して前記シー
    ケンスを記憶する故障シーケンス・・メモリ、及び 前記故障フロセサとシーケンス・コントローラに応答し
    て前記マツプを記憶す６る故障マツプ・メモリ で構成した装置。 （８）検査信号を注入し、その結果としての出力信号を
    基準値と比較することによってＬＳＩデバイスとメモリ
    ・デバイスの検査を行う方法であって（ここに前記デバ
    イスの各々は多数のピンを備え、前記メモリ・デバイス
    のピンはアドレス・ピンとデータ・ピンより成ること）
    、 前記ＬＳＩデバイス用の検査信号と基準値を記憶素子に
    記憶し、 ＬＳＩデバイスの場合には選択器を作動して、前記検査
    信号と基準値の径路を前記記憶素子より前記ピンへとし
    、 メモリ・デバイスの場合には発生器を介して検青信号と
    基準値を作成し、同時に選択器を作動して前記検査信号
    と基準値の径路をデータピンの方へとし、 任意の所望の順序でＬＳＩデバイスとメモリ・デバ身ス
    の検査がなされるよう前記選択器を作動する、 ことより成る方法。 （９）検査信号を注入し、その結果としての出力信号と
    基準値とを比較することによりＬＳＩデバイスとメモリ
    ・デバイスの検査を行う方法であって（ここに前記デバ
    イスの各々は多数のピンを備えること）、 ＬＳＩデバイス用の検査信号と基準値の各々に対応する
    フォーマットとタイミング情報を記憶素子に記憶し、 メモリ・デバイス用の一連の検査信号と基準値に対応す
    るフォーマットとタイミング情報を記憶し、 ＬＳＩデバイスの場合には、検査信号と基準値の各々に
    対応するアドレスを発生するとともに選択的器にて前記
    アドレスの行先を前記記憶素子とし、 メモリ・デバイスの場合には、一連の検査信号と基準値
    の各グループに対応するアドレスを発生するとともに選
    択器にて前記アドレスの行先を前記記憶素子とし、 所望の順序で゛ＬＳＩデバイスとメモリ・デバイスの検
    査が行なえるよう前記アドレスの発生と選択器の作動を
    行うようにした、 ことより成°る方法。 （至）特許請求の範囲第８項記載の方法において、ＬＳ
    Ｉデバイス用の検査信号と基準値の各々に対応するフォ
    ーマットとタイミング情報を第２の記憶素子に記憶し、 メモリ・デバイス用の一連の検査信号と基準値に対応す
    るフォーマットとタイミング情報を第２の記憶素子に記
    憶し、 ＬＳＩデバイスの場合には、検査信号と基準値の各々に
    対応するアドレスを発生するとともに、選択器にてアド
    レスの行先を第２記憶素子とし、メモリ・デバイスの場
    合には一連の検査信号と基準値の各々に対応するアドレ
    スを発生するとともに選択器にてアドレスの行先を第２
    記憶素子とし、 所望の順序でＬＳＩデバイスとメモリ・デバイスの検査
    がなされるよう前記アドレスの発生と選択器の作動が行
    なわれるようにした、方法。 Ｑｌ）検査信号を注入し、その結果としての出力信号を
    基準値と比較することによりメモリ部と非メモリ部より
    成るＬＳＩデバイスを検査する方式であって（ここに上
    記デバイスは多数のピンを備えること）、 非メモリ部用の検査信号と基準値を第１記憶素子に記憶
    し、 非メモリ部用の検査信号と基準値の各々に対応するフォ
    ーマットとタイミング情報を第２記憶素子に記憶し、 メモリ部用の一連の検査信号と基準値に対応するフォー
    マットとタイミング情報を第２記憶素子に記憶し、 選択器にて検査信号と基準値の径路を第１記憶素子より
    非メモリ部のピンとし、 非メモリ部用の検査信号と基準値の各々に対応するアド
    レスを発生するとともに選択器にて各アドレスの行先を
    第２記憶素子とし、 発生器を介してメモリ部用の検査信号と基準値を作成す
    るとともに選択器にて検査信号と基準値の行先をメモリ
    部のデータピンとし、 メモリ部用の一連の検査信号と基準値の各々に対応する
    アドレスを発生するとともに選択器にてアドレスの行先
    を第２記憶素子とする、ことより成る方法。
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