JPS62239400A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- JPS62239400A JPS62239400A JP61081715A JP8171586A JPS62239400A JP S62239400 A JPS62239400 A JP S62239400A JP 61081715 A JP61081715 A JP 61081715A JP 8171586 A JP8171586 A JP 8171586A JP S62239400 A JPS62239400 A JP S62239400A
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- Japan
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- write
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Links
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- 230000015654 memory Effects 0.000 claims abstract description 37
- 238000013144 data compression Methods 0.000 claims abstract description 7
- 238000007906 compression Methods 0.000 abstract description 2
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- 210000004027 cell Anatomy 0.000 description 26
- 238000010586 diagram Methods 0.000 description 6
- 210000000352 storage cell Anatomy 0.000 description 5
- 108010076504 Protein Sorting Signals Proteins 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
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- 238000010998 test method Methods 0.000 description 2
- 241000269350 Anura Species 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はランダムアクセスメそりに関し、４！に自己テ
スト可能なランダムアクセスメモリに関ｆる。
スト可能なランダムアクセスメモリに関ｆる。
チップ内にアドレス発生器、テストパターン発生器及び
テスト出力評価器を組込み自己テストを可能にすること
によりて、大規模な２ノダムアクセスメモリのテスト費
用を低減することができる。
テスト出力評価器を組込み自己テストを可能にすること
によりて、大規模な２ノダムアクセスメモリのテスト費
用を低減することができる。
従来から知られている自己テスト可能なランダムアクセ
スメモリでは、断線、短絡及び静電容量結合等のデバイ
ス欠陥によって生じるアドレス選択、データの書込み及
び読出し機能の故障を対象として次に示すようなマーチ
ングテストを行っている。
スメモリでは、断線、短絡及び静電容量結合等のデバイ
ス欠陥によって生じるアドレス選択、データの書込み及
び読出し機能の故障を対象として次に示すようなマーチ
ングテストを行っている。
Ｃマーチングテストの手順）
手順（１）では、ｎ個のすべての記録セルに０−を書込
む。
む。
手順（２）では、アドレス番号０．１・・川・ｎ−１の
順（以下、昇順と記す。）で各記憶セルにＲ０↑↓↑な
る操作を行う。但し、Ｒｏは記憶セルの内容を読出しそ
れが０であるか否かをチェックする操作↑（↓）は記憶
セルの内容をｏ（１）からＩｆｉ（０）に変化させる書
込み操作を表す。
順（以下、昇順と記す。）で各記憶セルにＲ０↑↓↑な
る操作を行う。但し、Ｒｏは記憶セルの内容を読出しそ
れが０であるか否かをチェックする操作↑（↓）は記憶
セルの内容をｏ（１）からＩｆｉ（０）に変化させる書
込み操作を表す。
手順（３）では、昇順で各記憶セルに対してＲ↓Ｒ１・
↑Ｒ１なる操作を行う。但し％ Ｒ，は記憶セルの内容
ｔ−読出しそれが１であるか否かをチェックする操作を
表す。
ｔ−読出しそれが１であるか否かをチェックする操作を
表す。
操作を行う。
上述し次従来のランダムアクセスメモリは、マーチング
テストの手順を実行するには、テスト用のアドレス発生
器、書込データ発生器、期待データ発生器及び続出デー
タと期待データとの比較器をチップに内蔵することが必
要である。
テストの手順を実行するには、テスト用のアドレス発生
器、書込データ発生器、期待データ発生器及び続出デー
タと期待データとの比較器をチップに内蔵することが必
要である。
又、各記憶セルに同一の操作を繰返すマーチングテスト
では、記憶セルの一部がアクセス不能となる故障及び上
記の比較器の故障の一部がテストできないので、これを
テスト可能にする回路を付加することも必要である。
では、記憶セルの一部がアクセス不能となる故障及び上
記の比較器の故障の一部がテストできないので、これを
テスト可能にする回路を付加することも必要である。
このように、多くのテスト用付加回路を必要とするので
、チップ面積の増大により歩留りが低下するという問題
点がある。
、チップ面積の増大により歩留りが低下するという問題
点がある。
本発明の目的は、チップ面積が小さく歩留りを向上でき
るランダムアクセスメモリを提供することにある。
るランダムアクセスメモリを提供することにある。
本発明のランダムアクセスメモリは、複数個の記憶セル
から成る記憶セルアレイと、通常動作時は外部アドレス
信号を入力して内部アドレス信号を発生しテスト動作時
は前記記憶セルそれぞれに対するアドレス信号をランダ
ムに１度ずつかつ繰返し前記内部アドレス信号として発
生するランダムアドレス発生器と、前記内部アドレス信
号を受けて前記記憶セルから選択される記憶セルを指定
するアドレスデコーダと、書込み時は供給される書込信
号を前記選択された記憶セルに書込み読出し時は前記選
択された記憶セルの内容を読出す書込み／続出し部と、
前記選択された記憶セルから読出されたデータを圧縮し
かつテスト用書込信号としてランダムパターンを発生す
るデータ圧縮／発生部と、通常動作時は外部書込信号を
選択しテスト動作時は前記テスト用書込信号を選択して
前記書込信号を出力するマルチプレクサとを含んで構成
される。
から成る記憶セルアレイと、通常動作時は外部アドレス
信号を入力して内部アドレス信号を発生しテスト動作時
は前記記憶セルそれぞれに対するアドレス信号をランダ
ムに１度ずつかつ繰返し前記内部アドレス信号として発
生するランダムアドレス発生器と、前記内部アドレス信
号を受けて前記記憶セルから選択される記憶セルを指定
するアドレスデコーダと、書込み時は供給される書込信
号を前記選択された記憶セルに書込み読出し時は前記選
択された記憶セルの内容を読出す書込み／続出し部と、
前記選択された記憶セルから読出されたデータを圧縮し
かつテスト用書込信号としてランダムパターンを発生す
るデータ圧縮／発生部と、通常動作時は外部書込信号を
選択しテスト動作時は前記テスト用書込信号を選択して
前記書込信号を出力するマルチプレクサとを含んで構成
される。
ランダムアドレス発生器からは各ぎ記憶セルに対応する
アドレス信号が１度ずつランダムに発生され、これが周
期的に繰返される。この各アドレス信号によってアクセ
スされる記憶セルに対して、まずその内容ｄｉａ也され
これがデータ圧縮／発生器に入力される。データ圧縮／
発生器では、その入力と現在の内部状態に基づき出力デ
ータと次の内部状態が決定される。
アドレス信号が１度ずつランダムに発生され、これが周
期的に繰返される。この各アドレス信号によってアクセ
スされる記憶セルに対して、まずその内容ｄｉａ也され
これがデータ圧縮／発生器に入力される。データ圧縮／
発生器では、その入力と現在の内部状態に基づき出力デ
ータと次の内部状態が決定される。
次に、その出力データがマルチプレクサを通して書込み
／読出し部に供給され、読出しを行ったのと同一の記憶
セルに書込まれる。
／読出し部に供給され、読出しを行ったのと同一の記憶
セルに書込まれる。
上記の操作をｔサイクル゛実行した後、データ圧縮／発
生器の最終内部状態によって良否が判定される。
生器の最終内部状態によって良否が判定される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図において、１はランダムアドレス発生器であり、
モード選択信号Ｍの指示に従って、通常モード（Ｍ＝Ｏ
とする）とテストモード（Ｍ＝１とする）で動作する。
モード選択信号Ｍの指示に従って、通常モード（Ｍ＝Ｏ
とする）とテストモード（Ｍ＝１とする）で動作する。
通常モードのときは、外部アドレス信号Ａ、〜Ａ、−□
がクロック信号Ｃ１の下で内部のレジスタにセットさ
れ、外部アドレス信号Ａ０〜Ａ、、がそのまま内部アド
レス信号Ｂ０〜Ｂａ−１として出力される。テストモー
ドのときは、外部アドレス信号Ａ、〜Ａ＃−□には無関
係に、クロック信号Ｃ１の下で菰ビットの各ビットパタ
ーンがランダムに１度ずつ内部アドレス信号Ｂ０〜Ｂ１
−１に出力され、これが周期的に繰返される。
がクロック信号Ｃ１の下で内部のレジスタにセットさ
れ、外部アドレス信号Ａ０〜Ａ、、がそのまま内部アド
レス信号Ｂ０〜Ｂａ−１として出力される。テストモー
ドのときは、外部アドレス信号Ａ、〜Ａ＃−□には無関
係に、クロック信号Ｃ１の下で菰ビットの各ビットパタ
ーンがランダムに１度ずつ内部アドレス信号Ｂ０〜Ｂ１
−１に出力され、これが周期的に繰返される。
２はアドレスデコーダ、３は記憶セルアレイ、４は書込
み／続出し部で、通常のランダムアクセスメモリを構成
する部分であり、書込みモード（Ｗ／Ｒ＝０とする）の
ときは内部アドレス信号Ｂ０〜Ｂ６−□によってアクセ
スされる記憶セルに書込信号Ｉｎ？書込み、絖出しモー
ド（Ｗ／Ｒ＝１とする）のときはアクセスされる記憶セ
ルの内容を絖出し、続出信号ＯＵＴを出力する。
み／続出し部で、通常のランダムアクセスメモリを構成
する部分であり、書込みモード（Ｗ／Ｒ＝０とする）の
ときは内部アドレス信号Ｂ０〜Ｂ６−□によってアクセ
スされる記憶セルに書込信号Ｉｎ？書込み、絖出しモー
ド（Ｗ／Ｒ＝１とする）のときはアクセスされる記憶セ
ルの内容を絖出し、続出信号ＯＵＴを出力する。
５はデータ圧縮／発生器であり、クロック信号Ｃ２によ
りて続出信号ＯＵＴを順次取込み、同時にランダムなテ
スト用瞥込信号Ｒｔ−出力する。６はマルチプレクサで
あり、通常モードのときは外部書込信号りを、又テスト
モードのときはテスト用書込信号Ｒを書込信号Ｉｎとし
て出力する。
りて続出信号ＯＵＴを順次取込み、同時にランダムなテ
スト用瞥込信号Ｒｔ−出力する。６はマルチプレクサで
あり、通常モードのときは外部書込信号りを、又テスト
モードのときはテスト用書込信号Ｒを書込信号Ｉｎとし
て出力する。
第２図は第１囚のランダムアドレス発生器の具体的構成
例を示す詳細ブロック図である。第２図に示すランダム
アドレス発生器１′は３ビツトのアドレスを発生する場
合で、通常モードのときは、外部アドレス信号Ａ、−Ａ
、がそれぞれマルチプレクサ１０１．１１１．１２１を
通してＤ型フリッグフロップ１０２．１１２．１２２の
入力に加えられ、クロック信号Ｃ１の下で７リツプフロ
ツプ１０２．１１２．１２２にセットされて内部アドレ
ス信号Ｂ０〜Ｂ、を生成する。
例を示す詳細ブロック図である。第２図に示すランダム
アドレス発生器１′は３ビツトのアドレスを発生する場
合で、通常モードのときは、外部アドレス信号Ａ、−Ａ
、がそれぞれマルチプレクサ１０１．１１１．１２１を
通してＤ型フリッグフロップ１０２．１１２．１２２の
入力に加えられ、クロック信号Ｃ１の下で７リツプフロ
ツプ１０２．１１２．１２２にセットされて内部アドレ
ス信号Ｂ０〜Ｂ、を生成する。
テストモードのときは、クロック信号Ｃ１が加えられる
と、ＮＯＲゲート１３１と排他的論理和ゲート（以下、
ＸＯＲゲートと記す）１４１で生成されるフィードバッ
ク信号Ｆ［：Ｆ＝Ｂ、（Ｂ、＋Ｂ、）］、内部アドレス
信号Ｂ、及びＢ□がそれぞれマルテルクサ１０１．１１
１．１２１を通してＤ型フリッグ７０ッグ１０２．１１
２．１２２にシフトされる。
と、ＮＯＲゲート１３１と排他的論理和ゲート（以下、
ＸＯＲゲートと記す）１４１で生成されるフィードバッ
ク信号Ｆ［：Ｆ＝Ｂ、（Ｂ、＋Ｂ、）］、内部アドレス
信号Ｂ、及びＢ□がそれぞれマルテルクサ１０１．１１
１．１２１を通してＤ型フリッグ７０ッグ１０２．１１
２．１２２にシフトされる。
クロック信号Ｃ工を次々加えることにより、本具体例で
は次のアドレス信号が周期的に発生される。
は次のアドレス信号が周期的に発生される。
（Ｂ、Ｂ、Ｂ、）：（０００）呻（１００）→（０１０
）→（１０１）↑ ↓ （００１）←（０１１）−（１１１）←（１１０）一般
にｄビットのアドレス信号Ｂ６〜ｇ、−、が必要なとき
には、べ次の原始多項式に基づき簡単に回路を構成する
ことができる。
）→（１０１）↑ ↓ （００１）←（０１１）−（１１１）←（１１０）一般
にｄビットのアドレス信号Ｂ６〜ｇ、−、が必要なとき
には、べ次の原始多項式に基づき簡単に回路を構成する
ことができる。
第３図は第１図のデータ圧縮／発生器の具体的構成例を
示す詳細ブロック図である。
示す詳細ブロック図である。
第３図において、クロック信号Ｃ８が加えられると、読
出信号ＯＵＴとＤ型フリップ７０ッグ５０及び５１の出
力信号を入力とするｘＯＲゲート５３゜の出力信号、Ｄ
型フリッグ７０ッグ５２及び５１の出力信号がそれぞれ
Ｄ型７リツグ７０ッグ５２．５１及び５０にシフトされ
る。この回路はシグネチャ解析器として知られており、
読出信号ＯＵＴとして現われる信号系列に対応する多項
式を帰還信号のタップ位置に対応する原始多項式で除算
をしたときの余りに対応する信号系列がＤ型７リツグフ
ロツグ５０〜５２に格納される。
出信号ＯＵＴとＤ型フリップ７０ッグ５０及び５１の出
力信号を入力とするｘＯＲゲート５３゜の出力信号、Ｄ
型フリッグ７０ッグ５２及び５１の出力信号がそれぞれ
Ｄ型７リツグ７０ッグ５２．５１及び５０にシフトされ
る。この回路はシグネチャ解析器として知られており、
読出信号ＯＵＴとして現われる信号系列に対応する多項
式を帰還信号のタップ位置に対応する原始多項式で除算
をしたときの余りに対応する信号系列がＤ型７リツグフ
ロツグ５０〜５２に格納される。
このようにして、読出データの圧縮が行われる。
又、読出信号ＯＵＴとして現われる信号系列にランダム
性があれば、書込信号Ｉｎとしてランダムな信号系列を
発生することができる。
性があれば、書込信号Ｉｎとしてランダムな信号系列を
発生することができる。
一般にβビットのシグネチャ解析器が必要なときには、
β次の原始多項式に基づき簡単に回路を構成することが
できる。このとき、データの圧縮β による誤り見逃し率がほぼ（１／ ２ ） ｌ”となる
ので、あまりβの値を小さくすることは実用上好ましく
ない。
β次の原始多項式に基づき簡単に回路を構成することが
できる。このとき、データの圧縮β による誤り見逃し率がほぼ（１／ ２ ） ｌ”となる
ので、あまりβの値を小さくすることは実用上好ましく
ない。
再び第１図において、モード選択信号Ｍをテストモード
である１にセットし、ランダムアドレス発生器ｌのクロ
ック信号Ｃ１、データ圧ａ／発生器５のクロック信号Ｃ
２、書込み／続出し切換信号Ｒ／Ｗを前述の（作用）の
欄で述べた手順を満たすように制御することによってテ
ストを実行することができる。
である１にセットし、ランダムアドレス発生器ｌのクロ
ック信号Ｃ１、データ圧ａ／発生器５のクロック信号Ｃ
２、書込み／続出し切換信号Ｒ／Ｗを前述の（作用）の
欄で述べた手順を満たすように制御することによってテ
ストを実行することができる。
マーチングテストとは任意の二つの記憶セルｉ、ｊ間に
第１表に示す８種類のテストを実行したのと同等である
。
第１表に示す８種類のテストを実行したのと同等である
。
↑：Ｏから１への遷移 ↓：１からＯへの遷移ランダ
ムテストでは配憶セル１とｊに生じる事象は独立であり
、記憶セルｌに遷移↑が生じたときに記憶セルｊが０で
ない確率は１／２である。
ムテストでは配憶セル１とｊに生じる事象は独立であり
、記憶セルｌに遷移↑が生じたときに記憶セルｊが０で
ない確率は１／２である。
従って、記憶セル１に泣移↑かに回生じたときに記憶セ
ルｊがＩＩｆでも０である確率は１−（１／ ２ ）’
ｉｃとなる。ｔサイクルの２ンダムテストを行ったとき
、記憶セルｌに対してｔビットのビットパターンのいず
れかの書込みが行われるが、それぞれの出現確率は（１
／２）ｔである。
ルｊがＩＩｆでも０である確率は１−（１／ ２ ）’
ｉｃとなる。ｔサイクルの２ンダムテストを行ったとき
、記憶セルｌに対してｔビットのビットパターンのいず
れかの書込みが行われるが、それぞれの出現確率は（１
／２）ｔである。
今、Ｏ工の並びをに個含むビットパターンの数をｍｋと
するとき、ｔサイクルのランダムテストで＠１表の第１
列目のテストが実行される確率は（１）式で求められる
。
するとき、ｔサイクルのランダムテストで＠１表の第１
列目のテストが実行される確率は（１）式で求められる
。
Ｐ＝ζ ｌ １−（１／２）ｋ）・・・・・・（１）
第２〜８列目の各テストデータされる確率も同一であり
、ｔ＝ＳＯに対してＰ−ＬＯＯとなる。
第２〜８列目の各テストデータされる確率も同一であり
、ｔ＝ＳＯに対してＰ−ＬＯＯとなる。
従って、５０サイクル程度のランダムテストでマーチン
グテスト（１０サイクル程度の長さ］と同等であり、テ
スト時間の増大は実用上それ穆問題とはならない。
グテスト（１０サイクル程度の長さ］と同等であり、テ
スト時間の増大は実用上それ穆問題とはならない。
以上説明したように本発明のランダムアクセスメモリは
、ランダムアドレス発生器を通常動作に必要なアドレス
レジスタと共用でき、又、テストデータの発生と圧縮を
同一の回路で実現できることから、従来のマーチングテ
ストを採用し九場合に較ベテスト用付加回路を大幅に削
減することができるので、テスト用付加回路を内蔵した
自己テスト可能なランダムアクセスメそリチップの歩留
りの向上及び信頼性の向上ができるという効果がある。
、ランダムアドレス発生器を通常動作に必要なアドレス
レジスタと共用でき、又、テストデータの発生と圧縮を
同一の回路で実現できることから、従来のマーチングテ
ストを採用し九場合に較ベテスト用付加回路を大幅に削
減することができるので、テスト用付加回路を内蔵した
自己テスト可能なランダムアクセスメそリチップの歩留
りの向上及び信頼性の向上ができるという効果がある。
・第１図は本発明の一実施例のブロック図、第２図は第
１図のランダムアドレス発生器の具体的構成例を示す詳
細ブロック図、第３図は第１図のデータ圧縮／発生器の
具体的構成例を示す詳細ブロック図である。 １、１′・・・・・・２ンダムアドレス発生器、２・・
・・・・アドレスデコーダ、３・・・・・・記憶セルア
レイ、４・・・・・・書込み／読出し部％ ０１５′・
・・・・・データ圧Ｗｉ／発生器、６・・・・・・マル
チプレクサ、５０〜５２・・・・・・Ｄ型７リツグフロ
ツグ、５３・・・・・・ｘＯＲ）ｌ −ト、ｔＯ，ｔ
。 １１１ 、１２１ ・−・−・−＝ｋｆグレクサ、１０
２．１；１’２゜１２２・・・・・・Ｄ型７リツグフロ
ツグ、１３１６０．・、。 ＮＯＲゲート、１４１−・・・−ｘＯＲゲート、Ａ６〜
に、−１・・・・・・外部アドレス信号、Ｂ、〜Ｂ、−
１・・・・・・内部アドレス信号、Ｃ３ｌＣｊ・・・・
・・クロック信号、Ｄ・・・・・・外部書込信号、Ｆ・
・・・・・フィードバック信号、Ｉｎ・・・・・・書込
信号、Ｍ・・・・・・そ−ド選択信号、Ｒ・・・・・・
テスト用書込信号、ＯＵＴ・・・・・・続出信号、Ｗ／
Ｒ・・・・・・書込み／続出し切換信号。 予 １ 閲
１図のランダムアドレス発生器の具体的構成例を示す詳
細ブロック図、第３図は第１図のデータ圧縮／発生器の
具体的構成例を示す詳細ブロック図である。 １、１′・・・・・・２ンダムアドレス発生器、２・・
・・・・アドレスデコーダ、３・・・・・・記憶セルア
レイ、４・・・・・・書込み／読出し部％ ０１５′・
・・・・・データ圧Ｗｉ／発生器、６・・・・・・マル
チプレクサ、５０〜５２・・・・・・Ｄ型７リツグフロ
ツグ、５３・・・・・・ｘＯＲ）ｌ −ト、ｔＯ，ｔ
。 １１１ 、１２１ ・−・−・−＝ｋｆグレクサ、１０
２．１；１’２゜１２２・・・・・・Ｄ型７リツグフロ
ツグ、１３１６０．・、。 ＮＯＲゲート、１４１−・・・−ｘＯＲゲート、Ａ６〜
に、−１・・・・・・外部アドレス信号、Ｂ、〜Ｂ、−
１・・・・・・内部アドレス信号、Ｃ３ｌＣｊ・・・・
・・クロック信号、Ｄ・・・・・・外部書込信号、Ｆ・
・・・・・フィードバック信号、Ｉｎ・・・・・・書込
信号、Ｍ・・・・・・そ−ド選択信号、Ｒ・・・・・・
テスト用書込信号、ＯＵＴ・・・・・・続出信号、Ｗ／
Ｒ・・・・・・書込み／続出し切換信号。 予 １ 閲
Claims (1)
- 複数個の記憶セルから成る記憶セルアレイと、通常動作
時は外部アドレス信号を入力して内部アドレス信号を発
生しテスト動作時は前記記憶セルそれぞれに対するアド
レス信号をランダムに１度ずつかつ繰返し前記内部アド
レス信号として発生するランダムアドレス発生器と、前
記内部アドレス信号を受けて前記記憶セルから選択され
る記憶セルを指定するアドレスデコーダと、書込み時は
供給される書込信号を前記選択された記憶セルに書込み
読出し時は前記選択された記憶セルの内容を読出す書込
み／読出し部と、前記選択された記憶セルから読出され
たデータを圧縮しかつテスト用書込信号としてランダム
パターンを発生するデータ圧縮／発生部と、通常動作時
は外部書込信号を選択しテスト動作時は前記テスト用書
込信号を選択して前記書込信号を出力するマルチプレク
サとを含むことを特徴とするランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61081715A JPS62239400A (ja) | 1986-04-08 | 1986-04-08 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61081715A JPS62239400A (ja) | 1986-04-08 | 1986-04-08 | ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62239400A true JPS62239400A (ja) | 1987-10-20 |
Family
ID=13754095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61081715A Pending JPS62239400A (ja) | 1986-04-08 | 1986-04-08 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62239400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
| JP2011181176A (ja) * | 1997-04-04 | 2011-09-15 | Glenn J Leedy | 情報処理方法、積層型集積回路メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755598A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory integrated circuit |
| JPS5988663A (ja) * | 1982-11-08 | 1984-05-22 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 自己試験方法 |
-
1986
- 1986-04-08 JP JP61081715A patent/JPS62239400A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755598A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory integrated circuit |
| JPS5988663A (ja) * | 1982-11-08 | 1984-05-22 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 自己試験方法 |
Cited By (2)
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| JP2011181176A (ja) * | 1997-04-04 | 2011-09-15 | Glenn J Leedy | 情報処理方法、積層型集積回路メモリ |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
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