JP5011818B2 - 半導体記憶装置及びその試験方法 - Google Patents
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Description
本発明は半導体記憶装置及びその試験方法に関し、特に動作モードを外部から設定可能な半導体記憶装置及びその試験方法に関する。
近年、大容量で低コストのＤＲＡＭ（Dynamic Random Access Memory）のメモリコアを用い、リフレッシュ動作をメモリ素子内部で行うことが可能な擬似ＳＲＡＭ（Static Random Access Memory）が、特に携帯電話などに用いられてきている。
このような擬似ＳＲＡＭは、チップ外部からのコマンドにより内部の動作モード情報を保持する複数のＣＲ（Configuration Resister）を有している。
図１０は、ＣＲをセットする従来のシーケンスの例を示す図である。
図１０は、ＣＲをセットする従来のシーケンスの例を示す図である。
ＣＲをセットするには、図１０のように、仕様で決められたレジスタアクセス用の特定のアドレスＡに対し、シーケンス１〜６までのような順序でメモリアクセスを行う。まず、シーケンス１では、アドレスＡからデータＲＤａを読み出す（ＲＤ）。続いて、シーケンス２、３では、読み出したデータＲＤａをアドレスＡに続けて書き込む（ＷＲ）。このようなシーケンス１〜３のメモリアクセスが行われると、ＣＲアクセスモードへのエントリ要求コマンドであると判別される。
ＣＲアクセスモードにエントリしたシーケンス４以降では、メモリセルへのデータ書き込み及びセルデータの読み出しが遮断される。シーケンス４では、半導体記憶装置の複数のデータパッド（Ｄａｔａ ｉｎ／ｏｕｔを兼用したパッド）のうち、例えば、パッドＤＱ０に入力されるデータにより、ＣＲセットかＣＲベリファイかを選択する。
ＣＲセットは、ＣＲの動作モード情報を書き込む（更新する）動作であり、ＣＲベリファイは、ＣＲに書き込まれた動作モード情報を出力する動作である。シーケンス４でＣＲセットを選択した場合、シーケンス５、６の書き込み動作時に、パッドＤＱ０〜ＤＱ７からの８ビットのデータに応じて、複数のＣＲを時分割でセットする。このときのアドレスもレジスタアクセス用の特定のアドレスＡに固定されている。なお、シーケンス４、５、６で設定される動作モード情報は、それぞれＣＲ−Ｋｅｙ０、ＣＲ−Ｋｅｙ１、ＣＲ−Ｋｅｙ２と称される場合もある。
ところで、半導体記憶装置の試験時の試験コストを削減するため、図示しない試験回路の限られた端子（以下テスタピンと呼ぶ。）で、より多くのチップを同時に測定するデータパッド圧縮テストモードの技術が知られている。この技術では、１チップのデータパッドに割り当てるテスタピンを削減するために、テスタピンに割り当てる一部のデータパッドに入力される試験データを用いて、テスタピンに割り当てない複数の他のデータパッドの試験データを表す。つまり、複数のデータパッドを圧縮する技術である。
図１１は、データパッド圧縮の一例を示す図である。
例えば、３２個のパッドＤＱ０〜ＤＱ３１のうち、パッドＤＱ０、ＤＱ８、ＤＱ５、ＤＱ１３を試験回路のテスタピンに割り当てる場合、他のデータパッドの試験データは、パッドＤＱ０、ＤＱ８、ＤＱ５、ＤＱ１３に入力される試験データをもとに、データパッド圧縮を行う際に入力されるコード（以下サブコードという。）に応じて決定される。例えば、パッドＤＱ０のデータを基に、アドレスの一部の情報であるサブコードａ０８、ａ０９、ａ１０を用いることで、図１１のように、８つのパッドＤＱ０、ＤＱ２、ＤＱ４、ＤＱ６、ＤＱ１６、ＤＱ１８、ＤＱ２０、ＤＱ２２を１つのパッドＤＱ０に圧縮することができる。サブコードは、テスタピンに割り当てるパッドＤＱ０、ＤＱ５、ＤＱ８、ＤＱ１３に入力される試験データを反転するか、そのまま用いるかを指定するコードであり、例えば、サブコードａ０８の値が１の場合には、パッドＤＱ２、ＤＱ１８のデータとして、パッドＤＱ０の値を反転した値が、半導体記憶装置の内部で用いられる。
例えば、３２個のパッドＤＱ０〜ＤＱ３１のうち、パッドＤＱ０、ＤＱ８、ＤＱ５、ＤＱ１３を試験回路のテスタピンに割り当てる場合、他のデータパッドの試験データは、パッドＤＱ０、ＤＱ８、ＤＱ５、ＤＱ１３に入力される試験データをもとに、データパッド圧縮を行う際に入力されるコード（以下サブコードという。）に応じて決定される。例えば、パッドＤＱ０のデータを基に、アドレスの一部の情報であるサブコードａ０８、ａ０９、ａ１０を用いることで、図１１のように、８つのパッドＤＱ０、ＤＱ２、ＤＱ４、ＤＱ６、ＤＱ１６、ＤＱ１８、ＤＱ２０、ＤＱ２２を１つのパッドＤＱ０に圧縮することができる。サブコードは、テスタピンに割り当てるパッドＤＱ０、ＤＱ５、ＤＱ８、ＤＱ１３に入力される試験データを反転するか、そのまま用いるかを指定するコードであり、例えば、サブコードａ０８の値が１の場合には、パッドＤＱ２、ＤＱ１８のデータとして、パッドＤＱ０の値を反転した値が、半導体記憶装置の内部で用いられる。
このようなデータパッド圧縮は、半導体記憶装置に内蔵される以下のようなデータパッド圧縮回路によって行われる。
図１２は、データパッド圧縮回路の一部を示す図である。
図１２は、データパッド圧縮回路の一部を示す図である。
ここでは、データパッド圧縮回路５００のうち、図１１で示したパッドＤＱ０のデータを用いて他のパッドＤＱ２、ＤＱ４、ＤＱ６、ＤＱ１６、ＤＱ１８、ＤＱ２０、ＤＱ２２のデータを表す部分を示している。
データパッド圧縮回路５００は、スイッチ回路５０１、５０２、５０３、５０４を有しており、それぞれパッドＤＱ０、ＤＱ２、ＤＱ４、ＤＱ６と接続している。但し、スイッチ回路５０２、５０３、５０４は更に、テスタピンが接続されるパッドＤＱ０と接続している。
各スイッチ回路５０１〜５０４は、反転回路Ｉｎｖと、２つのスイッチＳｗ１、Ｓｗ２を有している。スイッチＳｗ１は、パッドＤＱ０からのデータを反転回路Ｉｎｖにより反転するか、そのまま用いるか選択するものであり、前述したサブコードａ０８、ａ０９、ａ１０に応じて決定される。なお、スイッチ回路５０１においてスイッチＳｗ１は、サブコードの値によらず固定されている。
スイッチ回路５０２〜５０４のスイッチＳｗ２は、パッドＤＱ２、ＤＱ４、ＤＱ６からのデータか、スイッチＳｗ１によって選択されたパッドＤＱ０からのデータ（またはそれを反転したデータ）を選択するものである。データパッド圧縮を行わない場合（試験動作以外の通常動作時など）には、各パッドＤＱ２、ＤＱ４、ＤＱ６からのデータを選択し、データパッド圧縮を行う際にはパッドＤＱ０からのデータを選択する。なお、スイッチ回路５０１のスイッチＳｗ２は、常にパッドＤＱ０からのデータを選択するように固定されている。
パッドＤＱ１６、ＤＱ１８、ＤＱ２０、ＤＱ２２は、入力されるデータを上記のスイッチ回路５０１〜５０４での遅延時間分、遅延させる遅延回路５１１、５１２、５１３、５１４と接続している。
また、データパッド圧縮回路５００は、半導体記憶装置の語構成を、３２ビットにするか１６ビットにするか切り換える語構成切換回路５２１、５２２、５２３、５２４、５２５、５２６、５２７、５２８を有している。語構成切換回路５２１〜５２８のスイッチＳｗ３は、データパッド圧縮の際には、パッドＤＱ１６、ＤＱ１８、ＤＱ２０、ＤＱ２２からのデータを選択しないように動作する。
従来の半導体記憶装置では、上記のようなデータパッド圧縮回路５００を用いることで、試験時に１チップのデータパッドに割り当てるテスタピンを削減することができた。
なお、ＤＲＡＭのテストに関し、周波数の低いテストクロックを供給する安価な試験回路を用いても、実際の動作周波数における動作テストを実行可能な半導体集積回路装置が、例えば、特許文献１に開示されている。
特開２００１−３１９５００号公報
なお、ＤＲＡＭのテストに関し、周波数の低いテストクロックを供給する安価な試験回路を用いても、実際の動作周波数における動作テストを実行可能な半導体集積回路装置が、例えば、特許文献１に開示されている。
しかし、従来の半導体記憶装置では、データパッド圧縮を用いた場合の試験時に、複数のＣＲを所望の値にセットすることができないという問題があった。以下、この課題について具体的に説明する。
図１３は、データパッド圧縮とＣＲセットを組み合わせた場合の従来の半導体記憶装置の動作を示す図である。
テストモードにエントリする際には、例えば、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥをともにＬ（ロウ）レベルとし、１バイトごとに書き込みを制御するためのバイトマスク信号／Ｂ０、／Ｂ１、…、／ＢｎをＨ（ハイ）レベルとして、イリーガルコマンドとなる試験開始信号を生成する。このとき、仕様によっては全ビットマスクのＷＲ状態となる。データパッド圧縮を用いる場合、テストモードエントリ時に、データパッド圧縮のエントリコードと、ＣＲ−Ｋｅｙ０のデータを指定するためのサブコードを含むアドレスを入力する。図１３（Ａ）では、図１０と同様にシーケンス４まではＣＲセットのシーケンスを進行できるが、サブコードを可変しない場合、シーケンス５、６に入力すべきＣＲ−Ｋｅｙ１、２がＣＲ−Ｋｅｙ０と同一になってしまう場合があり、任意に変更設定することができない。
テストモードにエントリする際には、例えば、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥをともにＬ（ロウ）レベルとし、１バイトごとに書き込みを制御するためのバイトマスク信号／Ｂ０、／Ｂ１、…、／ＢｎをＨ（ハイ）レベルとして、イリーガルコマンドとなる試験開始信号を生成する。このとき、仕様によっては全ビットマスクのＷＲ状態となる。データパッド圧縮を用いる場合、テストモードエントリ時に、データパッド圧縮のエントリコードと、ＣＲ−Ｋｅｙ０のデータを指定するためのサブコードを含むアドレスを入力する。図１３（Ａ）では、図１０と同様にシーケンス４まではＣＲセットのシーケンスを進行できるが、サブコードを可変しない場合、シーケンス５、６に入力すべきＣＲ−Ｋｅｙ１、２がＣＲ−Ｋｅｙ０と同一になってしまう場合があり、任意に変更設定することができない。
そのため、図１３（Ｂ）のように、シーケンス４の後に、再びテストモードにエントリしなおして、ＣＲ−Ｋｅｙ１用のサブコードを含むアドレスを入力することが考えられる。しかしその場合、全ビットマスクの書き込み動作が発生し、ＣＲセット用の特定のアドレスＡと一致しないアドレスに対し書き込み動作が実行されることになり、ＣＲセットシーケンスを抜けてしまう。
本発明はこのような点に鑑みてなされたものであり、試験時に、動作モード情報を保持する複数のＣＲに任意の値を設定可能で、且つ、試験コストの少ない半導体記憶装置を提供することを目的とする。
また、本発明の他の目的は、半導体記憶装置の試験時に、動作モード情報を保持する複数のＣＲに任意の値を設定可能で、且つ、試験コストの少ない半導体記憶装置の試験方法を提供することである。
本発明では上記問題を解決するために、動作モードを外部から設定可能な半導体記憶装置において、図１に示すように、半導体記憶装置１００ａの動作モード情報を保持する複数のレジスタ（ＣＲ）１１２−１、１１２−２、１１２−３と、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、ＣＲごとに時分割で動作モード情報を更新させるＣＲ制御回路１１３と、外部からの制御信号に応じて、書き込み命令、読み出し命令または、書き込み及び読み出し動作が発生しない試験開始命令を生成するとともに、ＣＲが更新されるたびに、試験開始命令を再生成するコマンド生成部１０４ａと、試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、ＣＲ１１２−１〜１１２−３に書き込む動作モード情報を変更するデータパッド圧縮回路１０９と、を有することを特徴とする半導体記憶装置１００ａが提供される。
上記の構成によれば、複数のＣＲ１１２−１〜１１２−３は半導体記憶装置１００ａの動作モード情報を保持し、ＣＲ制御回路１１３はレジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、ＣＲごとに時分割で動作モード情報を更新させ、コマンド生成部１０４ａは外部からの制御信号に応じて、書き込み命令、読み出し命令または、書き込み及び読み出し動作が発生しない試験開始命令を生成するとともに、ＣＲが更新されるたびに、試験開始命令を再生成し、データパッド圧縮回路１０９は試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、ＣＲ１１２−１〜１１２−３に書き込む動作モード情報を変更する。
また、動作モードを外部から設定可能な半導体記憶装置において、前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、外部からの制御信号に応じて、試験開始命令を生成するコマンド生成部と、前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、前記レジスタに書き込む前記動作モード情報を生成するデータパッド圧縮回路と、前記動作モード情報の更新の際に、未更新の前記レジスタの前記動作モード情報の更新のみを許可し、未更新でない前記レジスタの前記動作モード情報の更新をスキップさせるマスク信号を生成するマスク制御回路と、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記マスク信号により指定された前記レジスタの前記動作モード情報の更新をスキップし、許可された前記レジスタに対して、前記コードによって生成された前記動作モード情報を書き込む更新処理を行うレジスタ制御回路と、を有し、前記コマンド生成部は前記更新処理の終了後、未更新の前記レジスタの前記動作モード情報がある場合には、再度前記試験開始命令を生成し、前記データパッド圧縮回路は他のコードを入力して前記動作モード情報を変更し、前記レジスタ制御回路は変更された前記動作モード情報を用いて前記更新処理を行うことを特徴とする半導体記憶装置が提供される。
上記の構成によれば、複数のレジスタは半導体記憶装置の動作モード情報を保持し、コマンド生成部は外部からの制御信号に応じて、試験開始命令を生成し、データパッド圧縮回路は試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、レジスタに書き込む動作モード情報を生成し、マスク制御回路は動作モード情報の更新の際に、未更新のレジスタの動作モード情報の更新のみを許可し、未更新でないレジスタの動作モード情報の更新をスキップさせるマスク信号を生成し、レジスタ制御回路はレジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、マスク信号により指定されたレジスタの動作モード情報の更新をスキップし、許可されたレジスタに対して、コードによって生成された動作モード情報を書き込む更新処理を行う。そして、コマンド生成部は更新処理の終了後、未更新のレジスタの動作モード情報がある場合には、再度試験開始命令を生成し、データパッド圧縮回路は他のコードを入力して動作モード情報を変更し、レジスタ制御回路は変更された動作モード情報を用いて更新処理を行う。
また、動作モードを外部から設定可能な半導体記憶装置において、前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、動作モード情報変更用のコードを、前記レジスタの個数分入力して記憶するコード設定部と、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記レジスタごとに時分割で前記動作モード情報の更新処理を行うレジスタ制御回路と、前記レジスタの更新時に、対応する前記コードを入力し、前記コードに応じて一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、前記レジスタに設定する前記動作モード情報を生成するデータパッド圧縮回路と、を有することを特徴とする半導体記憶装置が提供される。
上記の構成によれば、複数のレジスタは半導体記憶装置の動作モード情報を保持し、コード設定部は動作モード情報変更用のコードを、レジスタの個数分入力して記憶し、レジスタ制御回路はレジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、レジスタごとに時分割で動作モード情報の更新処理を行い、データパッド圧縮回路はレジスタの更新時に、対応するコードを入力し、コードに応じて一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、レジスタに設定する動作モード情報を生成する。
また、動作モードを外部から設定可能な半導体記憶装置において、前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、更新用の前記動作モード情報を、予め前記レジスタの個数分入力して記憶する動作モード情報設定部と、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記レジスタごとに時分割で前記動作モード情報を更新するための更新処理を開始し、対応する更新用の前記動作モード情報を読み出し、前記レジスタに書き込むレジスタ制御回路と、を有することを特徴とする半導体記憶装置が提供される。
上記の構成によれば、複数のレジスタは半導体記憶装置の動作モード情報を保持し、動作モード情報設定部は更新用の動作モード情報を、予めレジスタの個数分入力して記憶し、レジスタ制御回路はレジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、レジスタごとに時分割で動作モード情報を更新するための更新処理を開始し、対応する更新用の動作モード情報を読み出し、レジスタに書き込む。
また、動作モードを外部から設定可能な半導体記憶装置の試験方法において、前記半導体記憶装置の外部からの制御信号に応じて、書き込み及び読み出し動作が発生しない試験開始命令を生成し、前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで動作モード情報を生成し、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数のレジスタに対し前記レジスタごとに時分割で、前記コードによって生成された前記動作モード情報を書き込み、前記レジスタの前記動作モード情報が更新されるたびに、前記試験開始命令を再生成するとともに、他のコードを入力して次に更新する前記レジスタの前記動作モード情報を生成することを特徴とする半導体記憶装置の試験方法が提供される。
上記の方法によれば、半導体記憶装置の外部からの制御信号に応じて、書き込み及び読み出し動作が発生しない試験開始命令が生成され、試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで動作モード情報が生成され、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数のレジスタに対しレジスタごとに時分割で、コードによって生成された動作モード情報が書き込まれ、レジスタの動作モード情報が更新されるたびに、試験開始命令が再生成されるとともに、他のコードが入力されて次に更新するレジスタの動作モード情報が生成される。
また、動作モードを外部から設定可能な半導体記憶装置の試験方法において、前記半導体記憶装置の外部からの制御信号に応じて試験開始命令を生成し、前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで動作モード情報を生成し、複数のレジスタに保持される前記動作モード情報の更新処理の際に、未更新の前記レジスタの前記動作モード情報の更新のみを許可し、未更新でない前記レジスタの前記動作モード情報の更新をスキップさせるマスク信号を生成し、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記マスク信号により指定された前記レジスタの前記動作モード情報の更新をスキップし、許可された前記レジスタに対して、前記コードによって生成された前記動作モード情報を書き込む更新処理を行い、前記更新処理の終了後、未更新の前記レジスタの前記動作モード情報がある場合には、再度前記試験開始命令を生成するとともに、他のコードを入力して前記動作モード情報を変更し、変更された前記動作モード情報を用いて前記更新処理を行うことを特徴とする半導体記憶装置の試験方法が提供される。
上記の方法によれば、半導体記憶装置の外部からの制御信号に応じて試験開始命令が生成され、試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで動作モード情報が生成され、複数のレジスタに保持される動作モード情報の更新処理の際に、未更新のレジスタの動作モード情報の更新のみを許可し、未更新でないレジスタの動作モード情報の更新をスキップさせるマスク信号が生成され、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、マスク信号により指定されたレジスタの動作モード情報の更新がスキップされ、許可されたレジスタに対して、コードによって生成された動作モード情報を書き込む更新処理が行われ、更新処理の終了後、未更新のレジスタの動作モード情報がある場合には、再度試験開始命令が生成されるとともに、他のコードが入力され動作モード情報が変更され、変更された動作モード情報を用いて更新処理が行われる。
また、動作モードを外部から設定可能な半導体記憶装置の試験方法において、動作モード情報変更用のコードを、動作モード情報を保持する複数のレジスタの個数分入力して記憶し、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数の前記レジスタに対し前記レジスタごとに時分割で、前記動作モード情報を更新するための更新処理を開始し、前記レジスタの更新時に、対応する前記コードを読み出し、前記コードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで前記動作モード情報を生成し、生成した前記動作モード情報を前記レジスタに書き込むことを特徴とする半導体記憶装置の試験方法が提供される。
上記の方法によれば、動作モード情報変更用のコードが、動作モード情報を保持する複数のレジスタの個数分入力されて記憶され、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数のレジスタに対しレジスタごとに時分割で、動作モード情報を更新するための更新処理が開始され、レジスタの更新時に、対応するコードが読み出され、そのコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで動作モード情報が生成され、生成した動作モード情報がレジスタに書き込まれる。
また、動作モードを外部から設定可能な半導体記憶装置の試験方法において、更新用の動作モード情報を、予め動作モード情報を保持する複数のレジスタの個数分入力して記憶し、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数の前記レジスタに対し前記レジスタごとに時分割で、前記動作モード情報を更新するための更新処理を開始し、前記レジスタの更新時に、対応する前記更新用の動作モード情報を読み出し、前記レジスタに書き込むことを特徴とする半導体記憶装置の試験方法が提供される。
上記の方法によれば、更新用の動作モード情報が、予め動作モード情報を保持する複数のレジスタの個数分入力されて記憶され、レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数のレジスタに対しレジスタごとに時分割で、動作モード情報を更新するための更新処理が開始され、レジスタの更新時に、対応する更新用の動作モード情報が読み出され、レジスタに書き込まれる。
本発明によれば、半導体記憶装置の試験時に、動作モード情報を保持する複数のレジスタに任意の値を設定でき、しかも少ないテスタピンで試験を行うことができるので、同時に試験する半導体記憶装置の数を増やすことができ、試験コストを削減することができる。
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体記憶装置の構成を示す図である。
第１の実施の形態の半導体記憶装置１００ａは、例えば、ＤＲＡＭコア１０１を有した擬似ＳＲＡＭであり、図示しないメモリセルアレイの行を選択するためのＸコントローラ１０２、列を選択するＹコントローラ１０３を有している。なお、Ｙコントローラ１０３は、リードアンプやライトアンプなどを有しているが図示を省略している。
図１は、第１の実施の形態の半導体記憶装置の構成を示す図である。
第１の実施の形態の半導体記憶装置１００ａは、例えば、ＤＲＡＭコア１０１を有した擬似ＳＲＡＭであり、図示しないメモリセルアレイの行を選択するためのＸコントローラ１０２、列を選択するＹコントローラ１０３を有している。なお、Ｙコントローラ１０３は、リードアンプやライトアンプなどを有しているが図示を省略している。
更に、半導体記憶装置１００ａは、コマンド生成部１０４ａ、メモリコアコントローラ１０５、アドレスコントローラ１０６、アドレス保持回路１０７を有している。
コマンド生成部１０４ａは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、クロック信号ＣＬＫなどの外部からの制御信号に応じて、書き込み命令ＷＲ、読み出し命令ＲＤ、試験開始命令などを生成する。
コマンド生成部１０４ａは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、クロック信号ＣＬＫなどの外部からの制御信号に応じて、書き込み命令ＷＲ、読み出し命令ＲＤ、試験開始命令などを生成する。
ここで、第１の実施の形態のコマンド生成部１０４ａは、テストモードエントリ時に書き込み動作及び読み出し動作が発生しない試験開始命令を生成することを特徴としている。例えば、クロック信号ＣＬＫを停止し、ライトイネーブル信号／ＷＥなどの制御信号を複数回トグルした際に試験開始命令を生成することで、書き込み動作及び読み出し動作を発生しないようにできる。
メモリコアコントローラ１０５は、コマンド生成部１０４ａで生成されたコマンドに応じて、ＤＲＡＭコア１０１を制御するための制御信号をＸコントローラ１０２及びＹコントローラ１０３に送出する。
アドレスコントローラ１０６は、コマンド生成部１０４ａで生成されたコマンドに応じて、アドレス保持回路１０７のアドレスの保持及び出力を制御する。
アドレス保持回路１０７は、アドレスコントローラ１０６の制御のもとアドレス入力端子Ａ００〜Ａ２２から入力されたアドレスを保持し、Ｘコントローラ１０２、Ｙコントローラ１０３などに出力する。
アドレス保持回路１０７は、アドレスコントローラ１０６の制御のもとアドレス入力端子Ａ００〜Ａ２２から入力されたアドレスを保持し、Ｘコントローラ１０２、Ｙコントローラ１０３などに出力する。
データパッド圧縮が可能な半導体記憶装置１００ａでは、更に、データパッド圧縮テストモード制御回路１０８、データパッド圧縮回路１０９を有している。
データパッド圧縮テストモード制御回路１０８は、試験開始命令を受け、アドレス保持回路１０７からアドレスの一部で表されるエントリコードとサブコードを入力すると、圧縮開始信号とサブコードをデータパッド圧縮回路１０９に送出する。
データパッド圧縮テストモード制御回路１０８は、試験開始命令を受け、アドレス保持回路１０７からアドレスの一部で表されるエントリコードとサブコードを入力すると、圧縮開始信号とサブコードをデータパッド圧縮回路１０９に送出する。
データパッド圧縮回路１０９は、パッドＤＱ００〜ＤＱ３１と接続しデータの入出力を行うＩ／Ｏ（input/output）バッファ１１０と、データバス１１１との間に配置されている。通常は、パッドＤＱ００〜ＤＱ３１からデータが入力された場合、そのままデータバス１１１に送出するが、試験時にデータパッド圧縮テストモード制御回路１０８から圧縮開始命令及びサブコードを入力すると、サブコードに応じてデータパッドの圧縮を行う。すなわち、サブコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して、複数の他のデータパッドのデータとする。具体的な回路は、図１２で示したデータパッド圧縮回路５００と同じである。
更に、半導体記憶装置１００ａは、動作モード情報を保持するためのＣＲ１１２−１、１１２−２、１１２−３と、ＣＲ１１２−１〜１１２−３を制御するためのＣＲ制御回路１１３を有している。
以下、ＣＲ１１２−１に保持される動作モード情報をＣＲ−Ｋｅｙ０、ＣＲ１１２−２に保持される動作モード情報をＣＲ−Ｋｅｙ１、ＣＲ１１２−３に保持される動作モード情報をＣＲ−Ｋｅｙ２と呼ぶ。
図２は、ＣＲ−Ｋｅｙの一例を示す図である。
ＣＲ−Ｋｅｙ０は、特にデータパッド圧縮後のパッドＤＱ０で設定されるデータであり、ＣＲセットまたはＣＲベリファイのいずれかの動作モードを指定する。データが“０”の場合は、ＣＲベリファイ、“１”の場合は、ＣＲセットを示す。
ＣＲ−Ｋｅｙ０は、特にデータパッド圧縮後のパッドＤＱ０で設定されるデータであり、ＣＲセットまたはＣＲベリファイのいずれかの動作モードを指定する。データが“０”の場合は、ＣＲベリファイ、“１”の場合は、ＣＲセットを示す。
ＣＲ−Ｋｅｙ１は、特にデータパッド圧縮後のパッドＤＱ０〜ＤＱ４で設定されるデータである。パッドＤＱ１、ＤＱ０の２ビットのデータでパーシャルサイズ（パワーダウン時のデータ保持領域の大きさ）を設定している。例えば、パッドＤＱ１、ＤＱ０のデータが“００”ならば３２メガバイト、“０１”ならば１６メガバイトを示す。また、パッドＤＱ４、ＤＱ３、ＤＱ２の３ビットでバースト長を設定している。例えば、パッドＤＱ４、ＤＱ３、ＤＱ２のデータが“０１０”ならば８ワード、“０１１”ならば１６ワードを示す。
ＣＲ−Ｋｅｙ２は、特にデータパッド圧縮後のパッドＤＱ０〜ＤＱ２で設定されるデータであり、リードレイテンシを指定する。例えば、パッドＤＱ２、ＤＱ１、ＤＱ０の３ビットのデータが“０１０”ならば４クロック、“０１１”ならば５クロックを示す。
これらのデータは、メモリコアコントローラ１０５、アドレスコントローラ１０６、バスコントローラ１１４に供給される。
ＣＲ制御回路１１３は、アドレス保持回路１０７から出力される仕様で決められたレジスタアクセス用の特定のアドレスに対して、書き込み命令ＷＲ、読み出し命令ＲＤを後述の所定の順序で検出した場合、ＣＲアクセスモードへのエントリ要求コマンドであると判別し、ＣＲ１１２−１〜１１２−３へのＣＲ−Ｋｅｙ０〜２の時分割での書き込みや、ＣＲベリファイの際のＣＲ１１２−１〜１１２−３からのＣＲ−Ｋｅｙ０〜２の出力を制御する。ＣＲアクセスモードにエントリした際には、メモリコアコントローラ１０５によるＤＲＡＭコア１０１へのアクセスを停止させ、バスコントローラ１１４に対してデータバス１１１上のデータをＣＲ１１２−１〜１１２−３に書き込むように制御させる。ＣＲアクセスモードではない場合、バスコントローラ１１４は、データバス１１１とＹコントローラ１０３を接続する。
ＣＲ制御回路１１３は、アドレス保持回路１０７から出力される仕様で決められたレジスタアクセス用の特定のアドレスに対して、書き込み命令ＷＲ、読み出し命令ＲＤを後述の所定の順序で検出した場合、ＣＲアクセスモードへのエントリ要求コマンドであると判別し、ＣＲ１１２−１〜１１２−３へのＣＲ−Ｋｅｙ０〜２の時分割での書き込みや、ＣＲベリファイの際のＣＲ１１２−１〜１１２−３からのＣＲ−Ｋｅｙ０〜２の出力を制御する。ＣＲアクセスモードにエントリした際には、メモリコアコントローラ１０５によるＤＲＡＭコア１０１へのアクセスを停止させ、バスコントローラ１１４に対してデータバス１１１上のデータをＣＲ１１２−１〜１１２−３に書き込むように制御させる。ＣＲアクセスモードではない場合、バスコントローラ１１４は、データバス１１１とＹコントローラ１０３を接続する。
以下、試験時において、データパッド圧縮を用いてＣＲセットを行う際の第１の実施の形態の半導体記憶装置１００ａの動作を説明する。
図３は、第１の実施の形態の半導体記憶装置の試験時の動作を示す図である。
図３は、第１の実施の形態の半導体記憶装置の試験時の動作を示す図である。
テストモードにエントリする際、例えば、クロック信号ＣＬＫを停止し、ライトイネーブル信号／ＷＥなどの制御信号を複数回トグルすることで、コマンド生成部１０４ａは、書き込みや読み出し動作が発生しない試験開始命令を生成して出力する。このとき、データパッド圧縮テストモード制御回路１０８は、データパッド圧縮のエントリコードと、１つめのＣＲ１１２−１に設定するＣＲ−Ｋｅｙ０を指定するためのサブコードが示されるアドレスをアドレス保持回路１０７から入力し、圧縮開始信号及びサブコードをデータパッド圧縮回路１０９に送出する。これにより、データパッド圧縮回路１０９は、サブコードに応じたデータパッドの圧縮を行い、一部のデータパッドに入力される試験データをもとに、更新用のＣＲ−Ｋｅｙ０を生成する。
その後、図のように、仕様で決められたレジスタアクセス用の特定のアドレスＡに対し、シーケンス１〜６までのような順序でメモリアクセスを行う。まず、シーケンス１では、アドレスＡからデータＲＤａを読み出す（ＲＤ）。続いて、シーケンス２、３では、読み出したデータＲＤａをアドレスＡに続けて書き込む（ＷＲ）。このようなシーケンス１〜３のメモリアクセスが行われると、ＣＲ制御回路１１３は、ＣＲアクセスモードへのエントリ要求コマンドであると判別し、シーケンス４を実行する。
なお、ＣＲアクセスモードにエントリしたシーケンス４以降では、ＣＲ制御回路１１３は、メモリコアコントローラ１０５による、ＤＲＡＭコア１０１へのアクセスを停止させる。
シーケンス４では、ＣＲ制御回路１１３は、データパッド圧縮回路１０９で生成されたＣＲ−Ｋｅｙ０を、データバス１１１を介してＣＲ１１２−１に書き込む。ここで、ＣＲ−Ｋｅｙ０が“１”であり、ＣＲセットシーケンスとなる場合にはＣＲ１１２−１のＣＲ−Ｋｅｙ０の更新後、シーケンス５に移る前に、コマンド生成部１０４ａは前述の試験開始命令を再生成する。なお、このときアドレス保持回路１０７は、データパッド圧縮のエントリコードと２つめのＣＲ１１２−２に設定するＣＲ−Ｋｅｙ１を指定するためのサブコードが示されるアドレスを保持し、データパッド圧縮テストモード制御回路１０８はこれを入力し、データパッド圧縮回路１０９にサブコードに応じたデータパッド圧縮を行わせる。これによって、データパッド圧縮回路１０９は、一部のデータパッドに入力される試験データをもとに、更新用のＣＲ−Ｋｅｙ１を生成する。
このとき、レジスタアクセス用の特定のアドレスＡが変更されることになるが、コマンド生成部１０４ａによって、書き込み動作及び読み出し動作が発生しない試験開始命令を生成することによって、ＣＲ制御回路１１３は、ＣＲセットシーケンスを継続することができる。
シーケンス５では、アドレスをレジスタアクセス用の特定のアドレスＡに戻し、ＣＲ制御回路１１３は、データパッド圧縮回路１０９で生成されたＣＲ−Ｋｅｙ１を、データバス１１１を介してＣＲ１１２−２に書き込む。続いて再び、コマンド生成部１０４ａは前述の試験開始命令を再生成する。このとき、データパッド圧縮のエントリコードと３つめのＣＲ１１２−３に設定するＣＲ−Ｋｅｙ２を指定するためのサブコードが示されるアドレスが入力され、データパッド圧縮回路１０９はサブコードをもとに更新用のＣＲ−Ｋｅｙ２を生成する。
その後、再びアドレスをレジスタアクセス用の特定のアドレスＡに戻し、ＣＲ制御回路１１３は、データパッド圧縮回路１０９で生成されたＣＲ−Ｋｅｙ２を、データバス１１１を介してＣＲ１１２−３に書き込む。
以上のように、第１の実施の形態の半導体記憶装置１００ａによれば、試験時にデータパッド圧縮を用いることで、少ないテスタピンで試験が行えるため、同時に試験できる半導体記憶装置１００ａの数を増やすことができ、試験コストを削減することができる。また、データパッド圧縮を用いてもＣＲセットシーケンスを抜けることなく、ＣＲ１１２−１〜１１２−３に任意のＣＲ−Ｋｅｙ０〜２を設定することができる。
次に、第２の実施の形態の半導体記憶装置を説明する。
前述した第１の実施の形態の半導体記憶装置１００ａでは、例えば、クロック信号を停止するなどして、テストモードエントリの際に書き込みや読み出し動作が発生しない試験開始信号を生成した。ところで、クロック信号などの制御信号の変更は試験工程全般に影響するため、上記のような半導体記憶装置１００ａ以外のチップも同時に試験するような場合には、試験回路のプログラムを変更するなど試験工程数の増加につながる場合がある。以下に示す第２の実施の形態の半導体記憶装置では、従来と同様の試験開始信号を用いてデータパッド圧縮と、ＣＲセットの両立を実現するものである。
前述した第１の実施の形態の半導体記憶装置１００ａでは、例えば、クロック信号を停止するなどして、テストモードエントリの際に書き込みや読み出し動作が発生しない試験開始信号を生成した。ところで、クロック信号などの制御信号の変更は試験工程全般に影響するため、上記のような半導体記憶装置１００ａ以外のチップも同時に試験するような場合には、試験回路のプログラムを変更するなど試験工程数の増加につながる場合がある。以下に示す第２の実施の形態の半導体記憶装置では、従来と同様の試験開始信号を用いてデータパッド圧縮と、ＣＲセットの両立を実現するものである。
図４は、第２の実施の形態の半導体記憶装置の構成を示す図である。
図１で示した第１の実施の形態の半導体記憶装置１００ａと同一の構成要素については、同一符号とし説明を省略する。
図１で示した第１の実施の形態の半導体記憶装置１００ａと同一の構成要素については、同一符号とし説明を省略する。
第２の実施の形態の半導体記憶装置１００ｂは、コマンド生成部１０４ｂが生成する試験開始命令が従来と同様に書き込みまたは読み出し動作を許可するものであるほか、マスク制御回路１２１を有している点と、ＣＲ制御回路１１３ａが第１の実施の形態の半導体記憶装置１００ａと異なっている。
マスク制御回路１２１は、ＣＲ制御回路１１３ａにおけるＣＲ１１２−１〜１１２−３のＣＲ−Ｋｅｙ０〜２の更新の際に、未更新の１つのＣＲのＣＲ−Ｋｅｙの更新のみを許可し、他のＣＲのＣＲ−Ｋｅｙの更新をスキップさせるマスク信号を生成し、ＣＲ制御回路１１３ａに送出する。
ＣＲ制御回路１１３ａは、レジスタアクセス用のアドレスに対する書き込み命令ＷＲまたは読み出し命令ＲＤを図３で示したような順序で検出すると、マスク信号により指定されたＣＲのＣＲ−Ｋｅｙの更新をスキップし、許可された１つのＣＲに対して、サブコードによって生成されたＣＲ−Ｋｅｙを書き込む更新処理を行う。
図５は、第２の実施の形態の半導体記憶装置の試験時の動作を示す図である。
まず、ＣＲ１１２−１のＣＲ−Ｋｅｙ０を更新する際には、コマンド生成部１０４ｂは、テストモードエントリの際に試験開始命令を生成して送出する。このとき、データパッド圧縮テストモード制御回路１０８は、データパッド圧縮のエントリコードと、１つめのＣＲ１１２−１に設定するＣＲ−Ｋｅｙ０を指定するためのサブコードが示されるアドレスをアドレス保持回路１０７から入力し、圧縮開始信号及びサブコードをデータパッド圧縮回路１０９に送出する。これにより、データパッド圧縮回路１０９は、サブコードに応じたデータパッドの圧縮を行い、更新用のＣＲ−Ｋｅｙ０を生成する。
まず、ＣＲ１１２−１のＣＲ−Ｋｅｙ０を更新する際には、コマンド生成部１０４ｂは、テストモードエントリの際に試験開始命令を生成して送出する。このとき、データパッド圧縮テストモード制御回路１０８は、データパッド圧縮のエントリコードと、１つめのＣＲ１１２−１に設定するＣＲ−Ｋｅｙ０を指定するためのサブコードが示されるアドレスをアドレス保持回路１０７から入力し、圧縮開始信号及びサブコードをデータパッド圧縮回路１０９に送出する。これにより、データパッド圧縮回路１０９は、サブコードに応じたデータパッドの圧縮を行い、更新用のＣＲ−Ｋｅｙ０を生成する。
その後、アドレスが、仕様で決められたレジスタアクセス用の特定のアドレスに変更されると、マスク制御回路１２１は、まず、ＣＲ−Ｋｅｙ１、２の更新をスキップさせるマスク信号を生成し、ＣＲ制御回路１１３ａに送出する。ＣＲ制御回路１１３ａは、前述のシーケンス１〜６からなるＣＲセットシーケンスを行い、生成した更新用のＣＲ−Ｋｅｙ０をＣＲ１１２−１に書き込むが、マスク信号により、ＣＲ１１２−２、１１２−３のＣＲ−Ｋｅｙ１、２の更新をスキップする。シーケンス６が終了すると、ＣＲセットシーケンスが終了する。
ＣＲ−Ｋｅｙ０の更新が終了すると、ＣＲ−Ｋｅｙ１、２は未更新であるので、再びテストモードにエントリするため、コマンド生成部１０４ｂは、再び試験開始命令を生成する。このとき、データパッド圧縮テストモード制御回路１０８は、データパッド圧縮のエントリコードと、２つめのＣＲ１１２−２に設定するＣＲ−Ｋｅｙ１を指定するためのサブコードが示されるアドレスをアドレス保持回路１０７から入力し、圧縮開始信号及びサブコードをデータパッド圧縮回路１０９に送出する。これにより、データパッド圧縮回路１０９は、サブコードに応じたデータパッドの圧縮を行い、更新用のＣＲ−Ｋｅｙ１を生成する。
その後、アドレスが、仕様で決められたレジスタアクセス用の特定のアドレスに変更されると、マスク制御回路１２１は、次にＣＲ−Ｋｅｙ０、２の更新をスキップさせるマスク信号を生成し、ＣＲ制御回路１１３ａに送出する。ＣＲ制御回路１１３ａは、シーケンス１〜６からなるＣＲセットシーケンスを行い、生成した更新用のＣＲ−Ｋｅｙ１をＣＲ１１２−２に書き込むが、マスク信号により、ＣＲ１１２−１、１１２−３のＣＲ−Ｋｅｙ０、２の更新は行わない。シーケンス６が終了すると、ＣＲセットシーケンスが終了する。
ＣＲ−Ｋｅｙ１の更新が終了すると、ＣＲ−Ｋｅｙ２は未更新であるので、コマンド生成部１０４ｂは、再び試験開始命令を生成してテストモードにエントリする。このとき、データパッド圧縮テストモード制御回路１０８は、データパッド圧縮のエントリコードと、３つめのＣＲ１１２−３に設定するＣＲ−Ｋｅｙ２を指定するためのサブコードが示されるアドレスをアドレス保持回路１０７から入力し、圧縮開始信号及びサブコードをデータパッド圧縮回路１０９に送出する。これにより、データパッド圧縮回路１０９は、サブコードに応じたデータパッドの圧縮を行い、更新用のＣＲ−Ｋｅｙ２を生成する。
その後、アドレスが、仕様で決められたレジスタアクセス用の特定のアドレスに変更されると、マスク制御回路１２１は、ＣＲ−Ｋｅｙ０、１の更新をスキップさせるマスク信号を生成し、ＣＲ制御回路１１３ａに送出する。ＣＲ制御回路１１３ａは、シーケンス１〜６からなるＣＲセットシーケンスを行い、生成した更新用のＣＲ−Ｋｅｙ２をＣＲ１１２−３に書き込むが、マスク信号により、ＣＲ１１２−１、１１２−２のＣＲ−Ｋｅｙ０、１の更新は行わない。シーケンス６が終了すると、ＣＲセットシーケンスが終了する。
以上のような手法により、データパッド圧縮を適用できるとともに、試験時にＣＲ−Ｋｅｙ０〜２を任意の値に更新することができる。このような第２の実施の形態の半導体記憶装置１００ｂによれば、第１の実施の形態の半導体記憶装置１００ａのように、試験開始信号を変更しないので、試験工程の仕様変更を少なくできる。
次に、第３の実施の形態の半導体記憶装置を説明する。
図６は、第３の実施の形態の半導体記憶装置の構成を示す図である。
図１で示した第１の実施の形態の半導体記憶装置１００ａと同一の構成要素については、同一符号とし説明を省略する。
図６は、第３の実施の形態の半導体記憶装置の構成を示す図である。
図１で示した第１の実施の形態の半導体記憶装置１００ａと同一の構成要素については、同一符号とし説明を省略する。
第３の実施の形態の半導体記憶装置１００ｃは、コマンド生成部１０４ｃが生成する試験開始命令が従来と同様に書き込みまたは読み出し動作を許可するものであるほか、サブコード設定部１２２を有している点が、第１の実施の形態の半導体記憶装置１００ａと異なっている。
サブコード設定部１２２は、ＣＲ−Ｋｅｙ０〜２の更新の前にＣＲ−Ｋｅｙ変更用のサブコードをＣＲ１１２−１〜１１２−３の個数分入力して記憶する。
図７は、第３の実施の形態の半導体記憶装置の試験時の動作を示す図である。
図７は、第３の実施の形態の半導体記憶装置の試験時の動作を示す図である。
第３の実施の形態の半導体記憶装置１００ｃでは、シーケンス１〜６からなるＣＲセットシーケンスを開始する前に、テストモードにエントリすると、サブコードが含まれるアドレスをＣＲ１１２−１〜１１２−３の数だけ繰返し入力する。これにより、サブコード設定部１２２は、ＣＲ−Ｋｅｙ０用のサブコード、ＣＲ−Ｋｅｙ１用のサブコード、ＣＲ−Ｋｅｙ２用のサブコードを記憶する。そして、シーケンス１〜６のＣＲセットシーケンスにおいて、ＣＲ−Ｋｅｙ０の更新（シーケンス４）の際には、データパッド圧縮テストモード制御回路１０８は、ＣＲ制御回路１１３の制御のもと、サブコード設定部１２２に記憶されているＣＲ−Ｋｅｙ０用のサブコードを読み出し、データパッド圧縮回路１０９に入力し、更新用のＣＲ−Ｋｅｙ０を生成する。同様に、ＣＲ−Ｋｅｙ１の更新（シーケンス５）の際には、ＣＲ−Ｋｅｙ１用のサブコードを読み出して、データパッド圧縮回路１０９に入力し、更新用のＣＲ−Ｋｅｙ１を生成する。ＣＲ−Ｋｅｙ２の更新（シーケンス６）の際には、ＣＲ−Ｋｅｙ２用のサブコードを読み出して、データパッド圧縮回路１０９に入力して更新用のＣＲ−Ｋｅｙ２を生成する。これにより、全てのＣＲ−Ｋｅｙ０〜２を更新することができる。
以上のような第３の実施の形態の半導体記憶装置１００ｃによれば、試験時のデータパッド圧縮とＣＲセットとの両立が実現できるとともに、第２の実施の形態の半導体記憶装置１００ｂに比べて、１回のＣＲセットシーケンスですむため、ＣＲセットにかかる時間を少なくできる。
次に、第４の実施の形態の半導体記憶装置を説明する。
図８は、第４の実施の形態の半導体記憶装置の構成を示す図である。
図１で示した第１の実施の形態の半導体記憶装置１００ａと同一の構成要素については、同一符号とし説明を省略する。
図８は、第４の実施の形態の半導体記憶装置の構成を示す図である。
図１で示した第１の実施の形態の半導体記憶装置１００ａと同一の構成要素については、同一符号とし説明を省略する。
第４の実施の形態の半導体記憶装置１００ｄも、第２及び第３の実施の形態の半導体記憶装置１００ｂ、１００ｃと同様に、コマンド生成部１０４ｄが生成する試験開始命令は書き込みまたは読み出し動作を許可するものである。
第４の実施の形態の半導体記憶装置１００ｄは、データパッド圧縮テストモード制御回路１０８の代わりにＣＲ−Ｋｅｙ設定部１２３、データパッド圧縮回路１０９の代わりにスイッチ回路１２４を有している。
ＣＲ−Ｋｅｙ設定部１２３は、更新用のＣＲ−Ｋｅｙ０〜２を、予めＣＲ１１２−１〜１１２−３の個数分入力して記憶する。更新用のＣＲ−Ｋｅｙ０〜２は、例えばアドレス保持回路１０７から入力されるアドレス情報の一部から取得し、ＣＲ制御回路１１３によるＣＲセットシーケンスの前に記憶する。
スイッチ回路１２４は、ＣＲセットシーケンスの際にＣＲ−Ｋｅｙ設定部１２３から更新用のＣＲ−Ｋｅｙ０〜２がデータバス１１１に読み出されている場合には、Ｉ／Ｏバッファ１１０からのデータを遮断する。
図９は、第４の実施の形態の半導体記憶装置の試験時の動作を示す図である。
第４の実施の形態の半導体記憶装置１００ｄでは、シーケンス１〜６からなるＣＲセットシーケンスを開始する前に、テストモードにエントリすると、ＣＲ−Ｋｅｙ設定部１２３は、更新用のＣＲ−Ｋｅｙ０〜２を入力して記憶する。そして、シーケンス１〜６のＣＲセットシーケンスにおいて、ＣＲ−Ｋｅｙ０の更新（シーケンス４）の際には、ＣＲ−Ｋｅｙ設定部１２３は更新用のＣＲ−Ｋｅｙ０を読み出し、データバス１１１を介してＣＲ１１２−１に書き込む。同様に、ＣＲ−Ｋｅｙ１の更新（シーケンス５）の際には、ＣＲ−Ｋｅｙ設定部１２３は更新用のＣＲ−Ｋｅｙ１を読み出して、ＣＲ１１２−２に書き込む。そして更に、ＣＲ−Ｋｅｙ２の更新（シーケンス６）の際には、ＣＲ−Ｋｅｙ設定部１２３は更新用のＣＲ−Ｋｅｙ２を読み出して、ＣＲ１１２−３に書き込む。以上のような処理を行うことで、全てのＣＲ−Ｋｅｙ０〜２を更新することができる。
第４の実施の形態の半導体記憶装置１００ｄでは、シーケンス１〜６からなるＣＲセットシーケンスを開始する前に、テストモードにエントリすると、ＣＲ−Ｋｅｙ設定部１２３は、更新用のＣＲ−Ｋｅｙ０〜２を入力して記憶する。そして、シーケンス１〜６のＣＲセットシーケンスにおいて、ＣＲ−Ｋｅｙ０の更新（シーケンス４）の際には、ＣＲ−Ｋｅｙ設定部１２３は更新用のＣＲ−Ｋｅｙ０を読み出し、データバス１１１を介してＣＲ１１２−１に書き込む。同様に、ＣＲ−Ｋｅｙ１の更新（シーケンス５）の際には、ＣＲ−Ｋｅｙ設定部１２３は更新用のＣＲ−Ｋｅｙ１を読み出して、ＣＲ１１２−２に書き込む。そして更に、ＣＲ−Ｋｅｙ２の更新（シーケンス６）の際には、ＣＲ−Ｋｅｙ設定部１２３は更新用のＣＲ−Ｋｅｙ２を読み出して、ＣＲ１１２−３に書き込む。以上のような処理を行うことで、全てのＣＲ−Ｋｅｙ０〜２を更新することができる。
このような第４の実施の形態の半導体記憶装置１００ｄによれば、ＣＲセットシーケンス時にＣＲ１１２−１〜１１２−３に書き込む更新用のＣＲ−Ｋｅｙを、ＣＲ−Ｋｅｙ設定部１２３に記憶して、ＣＲセットシーケンスの際に、読み出して設定するので、ＣＲセットシーケンスの際に、テスタピンに接続する必要がなくなり、データパッド圧縮技術を用いなくとも試験コストを削減することができる。
なお、以上説明してきた第１乃至第４の実施の形態の半導体記憶装置１００ａ、１００ｂ、１００ｃ、１００ｄにおいて、ＣＲ及びＣＲ−Ｋｅｙが３つの場合について説明したが、これに限定されず、３つ以上であってもよい。
（付記１） 動作モードを外部から設定可能な半導体記憶装置において、
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記レジスタごとに時分割で前記動作モード情報を更新させるレジスタ制御回路と、
外部からの制御信号に応じて、前記書き込み命令、前記読み出し命令または、書き込み及び読み出し動作が発生しない試験開始命令を生成するとともに、前記レジスタが更新されるたびに、前記試験開始命令を再生成するコマンド生成部と、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、前記レジスタに書き込む前記動作モード情報を変更するデータパッド圧縮回路と、
を有することを特徴とする半導体記憶装置。
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記レジスタごとに時分割で前記動作モード情報を更新させるレジスタ制御回路と、
外部からの制御信号に応じて、前記書き込み命令、前記読み出し命令または、書き込み及び読み出し動作が発生しない試験開始命令を生成するとともに、前記レジスタが更新されるたびに、前記試験開始命令を再生成するコマンド生成部と、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、前記レジスタに書き込む前記動作モード情報を変更するデータパッド圧縮回路と、
を有することを特徴とする半導体記憶装置。
（付記２） 前記試験開始命令を生成する際、前記コマンド生成部に入力されるクロック信号は停止されていることを特徴とする付記１記載の半導体記憶装置。
（付記３） 前記動作モード情報は、前記半導体記憶装置のパーシャルサイズ、バースト長またはリードレイテンシであることを特徴とする付記１記載の半導体記憶装置。
（付記３） 前記動作モード情報は、前記半導体記憶装置のパーシャルサイズ、バースト長またはリードレイテンシであることを特徴とする付記１記載の半導体記憶装置。
（付記４） 動作モードを外部から設定可能な半導体記憶装置において、
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
外部からの制御信号に応じて、試験開始命令を生成するコマンド生成部と、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、前記レジスタに書き込む前記動作モード情報を生成するデータパッド圧縮回路と、
前記動作モード情報の更新の際に、未更新の前記レジスタの前記動作モード情報の更新のみを許可し、未更新でない前記レジスタの前記動作モード情報の更新をスキップさせるマスク信号を生成するマスク制御回路と、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記マスク信号により指定された前記レジスタの前記動作モード情報の更新をスキップし、許可された前記レジスタに対して、前記コードによって生成された前記動作モード情報を書き込む更新処理を行うレジスタ制御回路と、を有し、
前記コマンド生成部は前記更新処理の終了後、未更新の前記レジスタの前記動作モード情報がある場合には、再度前記試験開始命令を生成し、前記データパッド圧縮回路は他のコードを入力して前記動作モード情報を変更し、前記レジスタ制御回路は変更された前記動作モード情報を用いて前記更新処理を行うことを特徴とする半導体記憶装置。
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
外部からの制御信号に応じて、試験開始命令を生成するコマンド生成部と、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、前記レジスタに書き込む前記動作モード情報を生成するデータパッド圧縮回路と、
前記動作モード情報の更新の際に、未更新の前記レジスタの前記動作モード情報の更新のみを許可し、未更新でない前記レジスタの前記動作モード情報の更新をスキップさせるマスク信号を生成するマスク制御回路と、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記マスク信号により指定された前記レジスタの前記動作モード情報の更新をスキップし、許可された前記レジスタに対して、前記コードによって生成された前記動作モード情報を書き込む更新処理を行うレジスタ制御回路と、を有し、
前記コマンド生成部は前記更新処理の終了後、未更新の前記レジスタの前記動作モード情報がある場合には、再度前記試験開始命令を生成し、前記データパッド圧縮回路は他のコードを入力して前記動作モード情報を変更し、前記レジスタ制御回路は変更された前記動作モード情報を用いて前記更新処理を行うことを特徴とする半導体記憶装置。
（付記５） 前記動作モード情報は、前記半導体記憶装置のパーシャルサイズ、バースト長またはリードレイテンシであることを特徴とする付記４記載の半導体記憶装置。
（付記６） 動作モードを外部から設定可能な半導体記憶装置において、
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
動作モード情報変更用のコードを、前記レジスタの個数分入力して記憶するコード設定部と、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記レジスタごとに時分割で前記動作モード情報の更新処理を行うレジスタ制御回路と、
前記レジスタの更新時に、対応する前記コードを入力し、前記コードに応じて一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、前記レジスタに設定する前記動作モード情報を生成するデータパッド圧縮回路と、
を有することを特徴とする半導体記憶装置。
（付記６） 動作モードを外部から設定可能な半導体記憶装置において、
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
動作モード情報変更用のコードを、前記レジスタの個数分入力して記憶するコード設定部と、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記レジスタごとに時分割で前記動作モード情報の更新処理を行うレジスタ制御回路と、
前記レジスタの更新時に、対応する前記コードを入力し、前記コードに応じて一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、前記レジスタに設定する前記動作モード情報を生成するデータパッド圧縮回路と、
を有することを特徴とする半導体記憶装置。
（付記７） 前記動作モード情報は、前記半導体記憶装置のパーシャルサイズ、バースト長またはリードレイテンシであることを特徴とする付記６記載の半導体記憶装置。
（付記８） 動作モードを外部から設定可能な半導体記憶装置において、
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
更新用の前記動作モード情報を、予め前記レジスタの個数分入力して記憶する動作モード情報設定部と、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記レジスタごとに時分割で前記動作モード情報を更新するための更新処理を開始し、対応する更新用の前記動作モード情報を読み出し、前記レジスタに書き込むレジスタ制御回路と、
を有することを特徴とする半導体記憶装置。
（付記８） 動作モードを外部から設定可能な半導体記憶装置において、
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
更新用の前記動作モード情報を、予め前記レジスタの個数分入力して記憶する動作モード情報設定部と、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記レジスタごとに時分割で前記動作モード情報を更新するための更新処理を開始し、対応する更新用の前記動作モード情報を読み出し、前記レジスタに書き込むレジスタ制御回路と、
を有することを特徴とする半導体記憶装置。
（付記９） 前記動作モード情報は、前記半導体記憶装置のパーシャルサイズ、バースト長またはリードレイテンシであることを特徴とする付記８記載の半導体記憶装置。
（付記１０） 動作モードを外部から設定可能な半導体記憶装置の試験方法において、
前記半導体記憶装置の外部からの制御信号に応じて、書き込み及び読み出し動作が発生しない試験開始命令を生成し、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで動作モード情報を生成し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数のレジスタに対し前記レジスタごとに時分割で、前記コードによって生成された前記動作モード情報を書き込み、
前記レジスタの前記動作モード情報が更新されるたびに、前記試験開始命令を再生成するとともに、他のコードを入力して次に更新する前記レジスタの前記動作モード情報を生成することを特徴とする半導体記憶装置の試験方法。
（付記１０） 動作モードを外部から設定可能な半導体記憶装置の試験方法において、
前記半導体記憶装置の外部からの制御信号に応じて、書き込み及び読み出し動作が発生しない試験開始命令を生成し、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで動作モード情報を生成し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数のレジスタに対し前記レジスタごとに時分割で、前記コードによって生成された前記動作モード情報を書き込み、
前記レジスタの前記動作モード情報が更新されるたびに、前記試験開始命令を再生成するとともに、他のコードを入力して次に更新する前記レジスタの前記動作モード情報を生成することを特徴とする半導体記憶装置の試験方法。
（付記１１） 前記試験開始命令を生成する際、クロック信号を停止することを特徴とする付記１０記載の半導体記憶装置の試験方法。
（付記１２） 前記動作モード情報は、前記半導体記憶装置のパーシャルサイズ、バースト長またはリードレイテンシであることを特徴とする付記１０記載の半導体記憶装置の試験方法。
（付記１２） 前記動作モード情報は、前記半導体記憶装置のパーシャルサイズ、バースト長またはリードレイテンシであることを特徴とする付記１０記載の半導体記憶装置の試験方法。
（付記１３） 動作モードを外部から設定可能な半導体記憶装置の試験方法において、
前記半導体記憶装置の外部からの制御信号に応じて試験開始命令を生成し、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで動作モード情報を生成し、
複数のレジスタに保持される前記動作モード情報の更新処理の際に、未更新の前記レジスタの前記動作モード情報の更新のみを許可し、未更新でない前記レジスタの前記動作モード情報の更新をスキップさせるマスク信号を生成し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記マスク信号により指定された前記レジスタの前記動作モード情報の更新をスキップし、許可された前記レジスタに対して、前記コードによって生成された前記動作モード情報を書き込む更新処理を行い、
前記更新処理の終了後、未更新の前記レジスタの前記動作モード情報がある場合には、再度前記試験開始命令を生成するとともに、他のコードを入力して前記動作モード情報を変更し、変更された前記動作モード情報を用いて前記更新処理を行うことを特徴とする半導体記憶装置の試験方法。
前記半導体記憶装置の外部からの制御信号に応じて試験開始命令を生成し、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで動作モード情報を生成し、
複数のレジスタに保持される前記動作モード情報の更新処理の際に、未更新の前記レジスタの前記動作モード情報の更新のみを許可し、未更新でない前記レジスタの前記動作モード情報の更新をスキップさせるマスク信号を生成し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記マスク信号により指定された前記レジスタの前記動作モード情報の更新をスキップし、許可された前記レジスタに対して、前記コードによって生成された前記動作モード情報を書き込む更新処理を行い、
前記更新処理の終了後、未更新の前記レジスタの前記動作モード情報がある場合には、再度前記試験開始命令を生成するとともに、他のコードを入力して前記動作モード情報を変更し、変更された前記動作モード情報を用いて前記更新処理を行うことを特徴とする半導体記憶装置の試験方法。
（付記１４） 前記動作モード情報は、前記半導体記憶装置のパーシャルサイズ、バースト長またはリードレイテンシであることを特徴とする付記１３記載の半導体記憶装置の試験方法。
（付記１５） 動作モードを外部から設定可能な半導体記憶装置の試験方法において、
動作モード情報変更用のコードを、動作モード情報を保持する複数のレジスタの個数分入力して記憶し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数の前記レジスタに対し前記レジスタごとに時分割で、前記動作モード情報を更新するための更新処理を開始し、
前記レジスタの更新時に、対応する前記コードを読み出し、前記コードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで前記動作モード情報を生成し、
生成した前記動作モード情報を前記レジスタに書き込むことを特徴とする半導体記憶装置の試験方法。
動作モード情報変更用のコードを、動作モード情報を保持する複数のレジスタの個数分入力して記憶し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数の前記レジスタに対し前記レジスタごとに時分割で、前記動作モード情報を更新するための更新処理を開始し、
前記レジスタの更新時に、対応する前記コードを読み出し、前記コードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで前記動作モード情報を生成し、
生成した前記動作モード情報を前記レジスタに書き込むことを特徴とする半導体記憶装置の試験方法。
（付記１６） 前記動作モード情報は、前記半導体記憶装置のパーシャルサイズ、バースト長またはリードレイテンシであることを特徴とする付記１５記載の半導体記憶装置の試験方法。
（付記１７） 動作モードを外部から設定可能な半導体記憶装置の試験方法において、
更新用の動作モード情報を、予め動作モード情報を保持する複数のレジスタの個数分入力して記憶し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数の前記レジスタに対し前記レジスタごとに時分割で、前記動作モード情報を更新するための更新処理を開始し、
前記レジスタの更新時に、対応する前記更新用の動作モード情報を読み出し、前記レジスタに書き込むことを特徴とする半導体記憶装置の試験方法。
更新用の動作モード情報を、予め動作モード情報を保持する複数のレジスタの個数分入力して記憶し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数の前記レジスタに対し前記レジスタごとに時分割で、前記動作モード情報を更新するための更新処理を開始し、
前記レジスタの更新時に、対応する前記更新用の動作モード情報を読み出し、前記レジスタに書き込むことを特徴とする半導体記憶装置の試験方法。
（付記１８） 前記動作モード情報は、前記半導体記憶装置のパーシャルサイズ、バースト長またはリードレイテンシであることを特徴とする付記１７記載の半導体記憶装置の試験方法。
１００ａ 半導体記憶装置
１０１ ＤＲＡＭコア
１０２ Ｘコントローラ
１０３ Ｙコントローラ
１０４ａ コマンド生成部
１０５ メモリコアコントローラ
１０６ アドレスコントローラ
１０７ アドレス保持回路
１０８ データパッド圧縮テストモード制御回路
１０９ データパッド圧縮回路
１１０ Ｉ／Ｏバッファ
１１１ データバス
１１２−１、１１２−２、１１２−３ ＣＲ（Configuration Resister）
１１３ ＣＲ制御回路
１１４ バスコントローラ
１０１ ＤＲＡＭコア
１０２ Ｘコントローラ
１０３ Ｙコントローラ
１０４ａ コマンド生成部
１０５ メモリコアコントローラ
１０６ アドレスコントローラ
１０７ アドレス保持回路
１０８ データパッド圧縮テストモード制御回路
１０９ データパッド圧縮回路
１１０ Ｉ／Ｏバッファ
１１１ データバス
１１２−１、１１２−２、１１２−３ ＣＲ（Configuration Resister）
１１３ ＣＲ制御回路
１１４ バスコントローラ
Claims (10)
- 動作モードを外部から設定可能な半導体記憶装置において、
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記レジスタごとに時分割で前記動作モード情報を更新させるレジスタ制御回路と、
外部からの制御信号に応じて、前記書き込み命令、前記読み出し命令または、書き込み及び読み出し動作が発生しない試験開始命令を生成するとともに、前記レジスタが更新されるたびに、前記試験開始命令を再生成するコマンド生成部と、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、前記レジスタに書き込む前記動作モード情報を変更するデータパッド圧縮回路と、
を有することを特徴とする半導体記憶装置。 - 前記試験開始命令を生成する際、前記コマンド生成部に入力されるクロック信号は停止されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記動作モード情報は、前記半導体記憶装置のパーシャルサイズ、バースト長またはリードレイテンシであることを特徴とする請求項１記載の半導体記憶装置。
- 動作モードを外部から設定可能な半導体記憶装置において、
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
外部からの制御信号に応じて、試験開始命令を生成するコマンド生成部と、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、前記レジスタに書き込む前記動作モード情報を生成するデータパッド圧縮回路と、
前記動作モード情報の更新の際に、未更新の前記レジスタの前記動作モード情報の更新のみを許可し、未更新でない前記レジスタの前記動作モード情報の更新をスキップさせるマスク信号を生成するマスク制御回路と、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記マスク信号により指定された前記レジスタの前記動作モード情報の更新をスキップし、許可された前記レジスタに対して、前記コードによって生成された前記動作モード情報を書き込む更新処理を行うレジスタ制御回路と、を有し、
前記コマンド生成部は前記更新処理の終了後、未更新の前記レジスタの前記動作モード情報がある場合には、再度前記試験開始命令を生成し、前記データパッド圧縮回路は他のコードを入力して前記動作モード情報を変更し、前記レジスタ制御回路は変更された前記動作モード情報を用いて前記更新処理を行うことを特徴とする半導体記憶装置。 - 動作モードを外部から設定可能な半導体記憶装置において、
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
動作モード情報変更用のコードを、前記レジスタの個数分入力して記憶するコード設定部と、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記レジスタごとに時分割で前記動作モード情報の更新処理を行うレジスタ制御回路と、
前記レジスタの更新時に、対応する前記コードを入力し、前記コードに応じて一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで、前記レジスタに設定する前記動作モード情報を生成するデータパッド圧縮回路と、
を有することを特徴とする半導体記憶装置。 - 動作モードを外部から設定可能な半導体記憶装置において、
前記半導体記憶装置の動作モード情報を保持する複数のレジスタと、
更新用の前記動作モード情報を、予め前記レジスタの個数分入力して記憶する動作モード情報設定部と、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記レジスタごとに時分割で前記動作モード情報を更新するための更新処理を開始し、対応する更新用の前記動作モード情報を読み出し、データバスを介して前記レジスタに書き込むレジスタ制御回路と、
前記動作モード情報が前記データバスに読み出されている間、外部からのデータの前記データバスへの伝達を遮断するスイッチ回路と、
を有することを特徴とする半導体記憶装置。 - 動作モードを外部から設定可能な半導体記憶装置の試験方法において、
前記半導体記憶装置の外部からの制御信号に応じて、書き込み及び読み出し動作が発生しない試験開始命令を生成し、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで動作モード情報を生成し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数のレジスタに対し前記レジスタごとに時分割で、前記コードによって生成された前記動作モード情報を書き込み、
前記レジスタの前記動作モード情報が更新されるたびに、前記試験開始命令を再生成するとともに、他のコードを入力して次に更新する前記レジスタの前記動作モード情報を生成することを特徴とする半導体記憶装置の試験方法。 - 動作モードを外部から設定可能な半導体記憶装置の試験方法において、
前記半導体記憶装置の外部からの制御信号に応じて試験開始命令を生成し、
前記試験開始命令が送出される際に入力されるアドレスの一部で表されるコードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで動作モード情報を生成し、
複数のレジスタに保持される前記動作モード情報の更新処理の際に、未更新の前記レジスタの前記動作モード情報の更新のみを許可し、未更新でない前記レジスタの前記動作モード情報の更新をスキップさせるマスク信号を生成し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、前記マスク信号により指定された前記レジスタの前記動作モード情報の更新をスキップし、許可された前記レジスタに対して、前記コードによって生成された前記動作モード情報を書き込む更新処理を行い、
前記更新処理の終了後、未更新の前記レジスタの前記動作モード情報がある場合には、再度前記試験開始命令を生成するとともに、他のコードを入力して前記動作モード情報を変更し、変更された前記動作モード情報を用いて前記更新処理を行うことを特徴とする半導体記憶装置の試験方法。 - 動作モードを外部から設定可能な半導体記憶装置の試験方法において、
動作モード情報変更用のコードを、動作モード情報を保持する複数のレジスタの個数分入力して記憶し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数の前記レジスタに対し前記レジスタごとに時分割で、前記動作モード情報を更新するための更新処理を開始し、
前記レジスタの更新時に、対応する前記コードを読み出し、前記コードに応じて、一部のデータパッドに入力される試験データを反転またはそのまま出力して複数の他のデータパッドのデータとすることで前記動作モード情報を生成し、
生成した前記動作モード情報を前記レジスタに書き込むことを特徴とする半導体記憶装置の試験方法。 - 動作モードを外部から設定可能な半導体記憶装置の試験方法において、
更新用の動作モード情報を、予め動作モード情報を保持する複数のレジスタの個数分入力して記憶し、
レジスタアクセス用のアドレスに対する書き込み命令または読み出し命令を所定の順序で検出すると、複数の前記レジスタに対し前記レジスタごとに時分割で、前記動作モード情報を更新するための更新処理を開始し、
前記レジスタの更新時に、対応する前記更新用の動作モード情報を読み出し、データバスを介して前記レジスタに書き込み、
前記動作モード情報が前記データバスに読み出されている間、外部からのデータの前記データバスへの伝達を遮断することを特徴とする半導体記憶装置の試験方法。
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