JPH07191096A - 試験装置 - Google Patents
試験装置Info
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- JPH07191096A JPH07191096A JP5330336A JP33033693A JPH07191096A JP H07191096 A JPH07191096 A JP H07191096A JP 5330336 A JP5330336 A JP 5330336A JP 33033693 A JP33033693 A JP 33033693A JP H07191096 A JPH07191096 A JP H07191096A
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- Japan
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- output
- signal
- bus
- output signal
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Abstract
(57)【要約】
【目的】ピンカードの故障に関せず試験機能を保持でき
るＬＳＩの試験装置を提供する。 【構成】ＬＳＩ９に対する入力論理情報、出力期待値論
理情報および入出力タイミング情報を格納するデ−タメ
モリ２と、タイミング情報を受けて格納するタイミング
メモリ３と、記入力論理情報およびタイミング情報を受
けて、試験用の入力信号を出力する入力波形生成回路４
と、この入力信号を受けて入出力信号バス１１０に出力
し、ＬＳＩ９の出力信号を受けて出力信号バス１０８に
出力するピンカードブロック５と、期待値論理情報と出
力信号とを比較する比較回路６と、この比較結果を格納
する比較結果格納メモリ７と、ピンカードブロック５内
のピンカードの故障時に、故障伝播信号を介して入出力
信号バス１１０および１１２の接続をシフト切替えする
切替ブロック８とを少なくとも備えている。
るＬＳＩの試験装置を提供する。 【構成】ＬＳＩ９に対する入力論理情報、出力期待値論
理情報および入出力タイミング情報を格納するデ−タメ
モリ２と、タイミング情報を受けて格納するタイミング
メモリ３と、記入力論理情報およびタイミング情報を受
けて、試験用の入力信号を出力する入力波形生成回路４
と、この入力信号を受けて入出力信号バス１１０に出力
し、ＬＳＩ９の出力信号を受けて出力信号バス１０８に
出力するピンカードブロック５と、期待値論理情報と出
力信号とを比較する比較回路６と、この比較結果を格納
する比較結果格納メモリ７と、ピンカードブロック５内
のピンカードの故障時に、故障伝播信号を介して入出力
信号バス１１０および１１２の接続をシフト切替えする
切替ブロック８とを少なくとも備えている。
Description
【０００１】
【産業上の利用分野】本発明は試験装置に関し、特に自
己診断機能を有し、半導体集積回路の機能チェック用と
して使用される試験装置に関する。
己診断機能を有し、半導体集積回路の機能チェック用と
して使用される試験装置に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路（以
下、ＬＳＩと云う）の試験装置においては、試験対象の
ＬＳＩに対する入力としては、低電圧レベル（論理
“０”）、高電圧レベル（論理“１”）を、或る期間に
おいて設定し、それに対して予測されるＬＳＩの出力電
圧と実際に測定される出力電圧とを、前記期間に対応し
て比較照合することにより、当該ＬＳＩが正常に機能し
ているか否かが試験される。
下、ＬＳＩと云う）の試験装置においては、試験対象の
ＬＳＩに対する入力としては、低電圧レベル（論理
“０”）、高電圧レベル（論理“１”）を、或る期間に
おいて設定し、それに対して予測されるＬＳＩの出力電
圧と実際に測定される出力電圧とを、前記期間に対応し
て比較照合することにより、当該ＬＳＩが正常に機能し
ているか否かが試験される。
【０００３】図３は、従来の試験装置の一例のシステム
構成を示す図である。図４に示されるように、本従来例
は、試験対象のＬＳＩ９に対応して、アドレスバス１０
１および１０３、入力値バス１０２、出力期待値バス１
０４、入力タイミング情報バス１０５、ストローブ信号
バス１０６、入力信号バス１０７、出力信号バス１０
８、比較結果バス１０９および入出力制御ビット信号線
１１３を含み、構成要素としては、制御回路１と、デー
タメモリ２と、タイミングメモリ３と、入力波形生成回
路４と、ピンカードブロック５と、比較回路６と、比較
結果格納メモリ７とを備えて構成される。
構成を示す図である。図４に示されるように、本従来例
は、試験対象のＬＳＩ９に対応して、アドレスバス１０
１および１０３、入力値バス１０２、出力期待値バス１
０４、入力タイミング情報バス１０５、ストローブ信号
バス１０６、入力信号バス１０７、出力信号バス１０
８、比較結果バス１０９および入出力制御ビット信号線
１１３を含み、構成要素としては、制御回路１と、デー
タメモリ２と、タイミングメモリ３と、入力波形生成回
路４と、ピンカードブロック５と、比較回路６と、比較
結果格納メモリ７とを備えて構成される。
【０００４】また、ピンカードブロック５は、当該ピン
カードブロック５に接続されている入力信号バス１０
７、出力信号バス１０８および入出力信号バス１１２
の、それぞれのバスの各ビットに対応して形成される複
数のピンカードにより構成されており、これらの各ビッ
トに対応するピンカードの一例が図４に示される。図４
に示されるように、ピンカード１４は、バッファ１５と
バッファ１６により構成されており、試験対象のＬＳＩ
９の入出力ピンに対応することができるように、入力側
は入力信号バス１０７に含まれる信号線１０７ａに接続
され、出力側は出力信号バス１０８に含まれる信号線１
０８ａに接続されており、ＬＳＩ９に対する側は、入出
力信号線１１２に含まれる信号線１１２ａに接続されて
いる。また、入出力制御ビット信号線１１３が、バッフ
ァ１５および１６に接続されている。
カードブロック５に接続されている入力信号バス１０
７、出力信号バス１０８および入出力信号バス１１２
の、それぞれのバスの各ビットに対応して形成される複
数のピンカードにより構成されており、これらの各ビッ
トに対応するピンカードの一例が図４に示される。図４
に示されるように、ピンカード１４は、バッファ１５と
バッファ１６により構成されており、試験対象のＬＳＩ
９の入出力ピンに対応することができるように、入力側
は入力信号バス１０７に含まれる信号線１０７ａに接続
され、出力側は出力信号バス１０８に含まれる信号線１
０８ａに接続されており、ＬＳＩ９に対する側は、入出
力信号線１１２に含まれる信号線１１２ａに接続されて
いる。また、入出力制御ビット信号線１１３が、バッフ
ァ１５および１６に接続されている。
【０００５】比較回路６は、当該比較回路６に接続され
ている出力期待値バス１０４、ストローブ信号バス１０
６、出力信号バス１０８および比較結果バス１０９に対
応して形成される複数の比較回路ユニットにより構成さ
れており、これらの各ビットに対応する比較回路ユニッ
トの一例が図６に示される。図６に示されるように、比
較回路ユニット１７は、比較器１８とバッファ１９によ
り構成されており、比較器１８の入力側には、出力期待
値バス１０４に含まれる信号線１０４ａと、出力信号バ
ス１０８に含まれる信号線１０８ａが接続され、バッフ
ァ１９の出力側には、出力期待値バス１０４に含まれる
信号線１０９ａが接続されて、制御入力側には、ストロ
ーブ信号バス１０６に含まれる制御信号線１０６ａが接
続されている。
ている出力期待値バス１０４、ストローブ信号バス１０
６、出力信号バス１０８および比較結果バス１０９に対
応して形成される複数の比較回路ユニットにより構成さ
れており、これらの各ビットに対応する比較回路ユニッ
トの一例が図６に示される。図６に示されるように、比
較回路ユニット１７は、比較器１８とバッファ１９によ
り構成されており、比較器１８の入力側には、出力期待
値バス１０４に含まれる信号線１０４ａと、出力信号バ
ス１０８に含まれる信号線１０８ａが接続され、バッフ
ァ１９の出力側には、出力期待値バス１０４に含まれる
信号線１０９ａが接続されて、制御入力側には、ストロ
ーブ信号バス１０６に含まれる制御信号線１０６ａが接
続されている。
【０００６】以下に、図４、図５および図６を参照し
て、当該試験装置の動作について説明する。まず、ＬＳ
Ｉ９の試験に対応して、当該ＬＳＩ９に対する試験用の
入力信号を設定する場合には、入力データに対するアド
レスを含む、［入力］を指定する論理情報が、制御回路
１よりアドレスバス１０１を経由してデータメモリ２に
入力される。これを受けて、データメモリ２からは、入
出力制御ビット信号線１１３を介して、当該論理情報が
入力を指定する情報かまたは出力を指定する情報である
かが、入力波形生成回路４およびピンカードブロック５
に伝達される。この場合においては、当該論理情報は
［入力］を指定する情報であるため、［入力］を指定す
る情報が、入力波形生成回路４およびピンカードブロッ
ク５に伝達されことになる。また、データメモリ２から
は、入力論理データ値が、入力値バス１０２を介して波
形生成回路４に出力されるとともに、当該入力データ値
に対応するタイミングアドレス情報が、アドレスバス１
０３を介してタイミングメモリ３に出力される。タイミ
ングメモリ３においては、データメモリ２から送られて
くるタイミングアドレス情報を受けて、その内一つのタ
イミングアドレス情報が選択され、入力タイミング情報
バス１０５を介して入力波形生成回路４に伝達される。
入力波形生成回路４においては、データメモリ２より入
力された論理データ値と、タイミングメモリ３より入力
されたタイミングアドレス情報を受けて、当該タイミン
グデータに対応する期間において論理データ値を出力す
る許可が与えられ、当該論理データが入力信号として出
力され、入力信号バス１０７を介してピンカードブロッ
ク５に入力される。ピンカードブロック５においては、
その内の一つのピンカードにおいて、図５に示されるよ
うに、前記入力信号は、信号線１０７ａを介してバッフ
ァ１５に入力される。バッファ１５の制御端子には、デ
ータメモリ２から送られてくる入出力制御信号が、入出
力制御ビット信号線１１３を介して入力されており、こ
の場合においては、［入力］と指定される入出力制御信
号が入力されるために、前記入力信号はバッファ１５を
介して信号線１１２ａに出力され、当該信号線１１２
ａ、即ち入出力信号バス１１２を介して、所定の試験信
号としてＬＳＩ９に入力される。
て、当該試験装置の動作について説明する。まず、ＬＳ
Ｉ９の試験に対応して、当該ＬＳＩ９に対する試験用の
入力信号を設定する場合には、入力データに対するアド
レスを含む、［入力］を指定する論理情報が、制御回路
１よりアドレスバス１０１を経由してデータメモリ２に
入力される。これを受けて、データメモリ２からは、入
出力制御ビット信号線１１３を介して、当該論理情報が
入力を指定する情報かまたは出力を指定する情報である
かが、入力波形生成回路４およびピンカードブロック５
に伝達される。この場合においては、当該論理情報は
［入力］を指定する情報であるため、［入力］を指定す
る情報が、入力波形生成回路４およびピンカードブロッ
ク５に伝達されことになる。また、データメモリ２から
は、入力論理データ値が、入力値バス１０２を介して波
形生成回路４に出力されるとともに、当該入力データ値
に対応するタイミングアドレス情報が、アドレスバス１
０３を介してタイミングメモリ３に出力される。タイミ
ングメモリ３においては、データメモリ２から送られて
くるタイミングアドレス情報を受けて、その内一つのタ
イミングアドレス情報が選択され、入力タイミング情報
バス１０５を介して入力波形生成回路４に伝達される。
入力波形生成回路４においては、データメモリ２より入
力された論理データ値と、タイミングメモリ３より入力
されたタイミングアドレス情報を受けて、当該タイミン
グデータに対応する期間において論理データ値を出力す
る許可が与えられ、当該論理データが入力信号として出
力され、入力信号バス１０７を介してピンカードブロッ
ク５に入力される。ピンカードブロック５においては、
その内の一つのピンカードにおいて、図５に示されるよ
うに、前記入力信号は、信号線１０７ａを介してバッフ
ァ１５に入力される。バッファ１５の制御端子には、デ
ータメモリ２から送られてくる入出力制御信号が、入出
力制御ビット信号線１１３を介して入力されており、こ
の場合においては、［入力］と指定される入出力制御信
号が入力されるために、前記入力信号はバッファ１５を
介して信号線１１２ａに出力され、当該信号線１１２
ａ、即ち入出力信号バス１１２を介して、所定の試験信
号としてＬＳＩ９に入力される。
【０００７】また、前記試験信号に対応して、ＬＳＩ９
より出力される信号を受けて試験結果を評価する場合に
は、アドレスを含む［出力］を指定する論理情報が、制
御回路１よりアドレスバス１０１を経由してデータメモ
リ２に入力される。これを受けて、データメモリ２から
は、当該論理情報が入力を指定する情報かまたは出力を
指定する情報であるかが、入力波形生成回路４およびピ
ンカードブロック５に伝達される。この場合において
は、当該論理情報は［出力］を指定する情報であるた
め、［出力］を指定する情報が、入力波形生成回路４お
よびピンカードブロック５に伝達されることになる。ま
た、データメモリ２からは、試験結果に対応する出力期
待値が、出力期待値バス１０４を介して比較回路６に出
力されるとともに、当該出力期待値に対応するタイミン
グアドレス情報が、アドレスバス１０３を介してタイミ
ングメモリ３に出力される。タイミングメモリ３におい
ては、データメモリ２から送られてくるタイミングアド
レス情報を受けて、その内一つのタイミングアドレス情
報が選択され、ストローブ信号として、ストローブ信号
バス１０６を介して比較回路６に伝達される。
より出力される信号を受けて試験結果を評価する場合に
は、アドレスを含む［出力］を指定する論理情報が、制
御回路１よりアドレスバス１０１を経由してデータメモ
リ２に入力される。これを受けて、データメモリ２から
は、当該論理情報が入力を指定する情報かまたは出力を
指定する情報であるかが、入力波形生成回路４およびピ
ンカードブロック５に伝達される。この場合において
は、当該論理情報は［出力］を指定する情報であるた
め、［出力］を指定する情報が、入力波形生成回路４お
よびピンカードブロック５に伝達されることになる。ま
た、データメモリ２からは、試験結果に対応する出力期
待値が、出力期待値バス１０４を介して比較回路６に出
力されるとともに、当該出力期待値に対応するタイミン
グアドレス情報が、アドレスバス１０３を介してタイミ
ングメモリ３に出力される。タイミングメモリ３におい
ては、データメモリ２から送られてくるタイミングアド
レス情報を受けて、その内一つのタイミングアドレス情
報が選択され、ストローブ信号として、ストローブ信号
バス１０６を介して比較回路６に伝達される。
【０００８】一方、試験対象のＬＳＩ９に対して印加さ
れた前記試験信号に対応して出力される試験応答信号
は、入力信号バス１１２を介してピンカードブロック５
に入力される。ピンカードブロック５においては、前記
試験応答信号は、入力信号バス１１２の各信号線に対応
するピンカードにそれぞれ入力される。図５に示される
ように、前記試験応答信号は、信号線１１２ａを介して
バッファ１６に入力される。バッファ１６の制御端子に
は、データメモリ２から送られてくる入出力制御信号
が、入出力制御ビット信号線１１３を介して入力されて
おり、この場合においては、［出力］と指定される入出
力制御信号が入力されるために、前記試験応答信号はバ
ッファ１６を介して信号線１０８ａに出力され、当該信
号線１０８ａ、即ち入出力信号バス１０８を介して、所
定の試験応答信号として比較回路６に入力される。
れた前記試験信号に対応して出力される試験応答信号
は、入力信号バス１１２を介してピンカードブロック５
に入力される。ピンカードブロック５においては、前記
試験応答信号は、入力信号バス１１２の各信号線に対応
するピンカードにそれぞれ入力される。図５に示される
ように、前記試験応答信号は、信号線１１２ａを介して
バッファ１６に入力される。バッファ１６の制御端子に
は、データメモリ２から送られてくる入出力制御信号
が、入出力制御ビット信号線１１３を介して入力されて
おり、この場合においては、［出力］と指定される入出
力制御信号が入力されるために、前記試験応答信号はバ
ッファ１６を介して信号線１０８ａに出力され、当該信
号線１０８ａ、即ち入出力信号バス１０８を介して、所
定の試験応答信号として比較回路６に入力される。
【０００９】比較回路６は、前述のように複数の比較回
路ユニットにより構成されており、これらの各ビットに
対応する比較回路ユニットの一例が図６に示される。図
６に示されるように、比較回路ユニット１７において
は、データメモリ２より入力される出力期待値１０４ａ
と、ピンカードブロック５より入力される試験応答信号
が比較器１８において比較照合され、その比較結果が試
験評価信号としてバッファ１９に入力される。バッファ
１９の制御端子には、ストローブ信号バス１０６に含ま
れる信号線１０６ａが接続されており、タイミングメモ
リ３より入力されるストローブ信号により制御される期
間において、当該試験評価信号はバッファ１９を介して
信号線１０９ａに出力され、当該信号線１０９ａ、即ち
比較結果バス１０９を介して比較結果格納メモリ７に入
力されて格納される。
路ユニットにより構成されており、これらの各ビットに
対応する比較回路ユニットの一例が図６に示される。図
６に示されるように、比較回路ユニット１７において
は、データメモリ２より入力される出力期待値１０４ａ
と、ピンカードブロック５より入力される試験応答信号
が比較器１８において比較照合され、その比較結果が試
験評価信号としてバッファ１９に入力される。バッファ
１９の制御端子には、ストローブ信号バス１０６に含ま
れる信号線１０６ａが接続されており、タイミングメモ
リ３より入力されるストローブ信号により制御される期
間において、当該試験評価信号はバッファ１９を介して
信号線１０９ａに出力され、当該信号線１０９ａ、即ち
比較結果バス１０９を介して比較結果格納メモリ７に入
力されて格納される。
【００１０】当該試験装置においては、上記の一連の試
験動作が繰返して行われて、試験対象のＬＳＩ９に対す
る機能試験が実施される。なお、試験装置としては、高
い信頼性を保持することが必要であり、このために、自
己診断機能を併せて有しており、ＬＳＩ９に対する機能
試験が行われない時間帯においては、定期的に当該試験
装置に対する診断試験が行われる。
験動作が繰返して行われて、試験対象のＬＳＩ９に対す
る機能試験が実施される。なお、試験装置としては、高
い信頼性を保持することが必要であり、このために、自
己診断機能を併せて有しており、ＬＳＩ９に対する機能
試験が行われない時間帯においては、定期的に当該試験
装置に対する診断試験が行われる。
【００１１】
【発明が解決しようとする課題】上述した従来の試験装
置においては、試験対象のＬＳＩとピンカードブロック
との間に接続されている入出力信号バスにおいては、各
ピンに対応して１対１の関係において、１本づつの線が
対応するピンカードに接続されており、当該試験装置の
自己診断による定期診断試験時において、ピンカードブ
ロックに含まれるピンカードに、一つでも動作しないも
のが存在する場合には、他のピンクカードが正常に動作
し利用することができる状態にあるにもかかわらず、試
験装置としての総合機能が失われてしまう状態になると
いう欠点がある。
置においては、試験対象のＬＳＩとピンカードブロック
との間に接続されている入出力信号バスにおいては、各
ピンに対応して１対１の関係において、１本づつの線が
対応するピンカードに接続されており、当該試験装置の
自己診断による定期診断試験時において、ピンカードブ
ロックに含まれるピンカードに、一つでも動作しないも
のが存在する場合には、他のピンクカードが正常に動作
し利用することができる状態にあるにもかかわらず、試
験装置としての総合機能が失われてしまう状態になると
いう欠点がある。
【００１２】
【課題を解決するための手段】本発明の試験装置は、試
験対象のＬＳＩに対する試験用入力パターンの論理信号
と、前記試験用入力パターンの論理信号に対応して当該
ＬＳＩより出力される期待値としての出力パターンの論
理信号と、これらの論理信号の入出力タイミングアドレ
スと、を組として格納しており、所定の制御信号を受け
て、試験用の入力論理情報およびタイミング情報を出力
するデータ格納手段と、前記データ格納手段に対する制
御機能を有する制御手段と、前記データ格納手段より出
力されるタイミング情報を受けて格納するタイミング情
報格納手段と、前記データ格納手段より出力される入力
論理情報およびタイミング情報を受けて、試験用の入力
信号を生成して出力する入力波形生成手段と、前記ＬＳ
Ｉに、前記試験用の入力信号を出力するタイミングにお
いては、前記入力波形生成手段より出力される当該入力
信号を受けて、前記データ格納手段より入力される入出
力制御信号を介して第１の入出力信号バスに出力すると
ともに、前記ＬＳＩより応答出力される試験用の出力信
号を入力するタイミングにおいては、前記第１の入出力
信号バスより入力される出力信号を受けて、前記入出力
制御信号を介して出力信号バスに出力するピンカードブ
ロックと、前記データ格納手段より出力される期待値論
理信号と、前記ピンカードブロックより出力信号バスを
経由して入力される前記出力信号とを、前記タイミング
情報格納手段より出力されるタイミング情報を介して比
較照合する比較手段と、前記比較手段における比較照合
結果を入力して格納する比較結果格納手段と前記ＬＳＩ
とは第２の入出力信号バスを介して接続され、前記ピン
カードブロックとは前記第１の入出力信号バスならびに
故障状態入力信号バスを介して接続されており、前記ピ
ンカードブロック内のピンカードの故障時においては、
当該ピンカードブロックより、故障状態入力信号バスを
介して入力される故障伝播信号により制御されて、前記
第１および第２の入出力信号バスの接続をシフトして切
替える切替ブロックと、を少なくとも備えることを特徴
としている。
験対象のＬＳＩに対する試験用入力パターンの論理信号
と、前記試験用入力パターンの論理信号に対応して当該
ＬＳＩより出力される期待値としての出力パターンの論
理信号と、これらの論理信号の入出力タイミングアドレ
スと、を組として格納しており、所定の制御信号を受け
て、試験用の入力論理情報およびタイミング情報を出力
するデータ格納手段と、前記データ格納手段に対する制
御機能を有する制御手段と、前記データ格納手段より出
力されるタイミング情報を受けて格納するタイミング情
報格納手段と、前記データ格納手段より出力される入力
論理情報およびタイミング情報を受けて、試験用の入力
信号を生成して出力する入力波形生成手段と、前記ＬＳ
Ｉに、前記試験用の入力信号を出力するタイミングにお
いては、前記入力波形生成手段より出力される当該入力
信号を受けて、前記データ格納手段より入力される入出
力制御信号を介して第１の入出力信号バスに出力すると
ともに、前記ＬＳＩより応答出力される試験用の出力信
号を入力するタイミングにおいては、前記第１の入出力
信号バスより入力される出力信号を受けて、前記入出力
制御信号を介して出力信号バスに出力するピンカードブ
ロックと、前記データ格納手段より出力される期待値論
理信号と、前記ピンカードブロックより出力信号バスを
経由して入力される前記出力信号とを、前記タイミング
情報格納手段より出力されるタイミング情報を介して比
較照合する比較手段と、前記比較手段における比較照合
結果を入力して格納する比較結果格納手段と前記ＬＳＩ
とは第２の入出力信号バスを介して接続され、前記ピン
カードブロックとは前記第１の入出力信号バスならびに
故障状態入力信号バスを介して接続されており、前記ピ
ンカードブロック内のピンカードの故障時においては、
当該ピンカードブロックより、故障状態入力信号バスを
介して入力される故障伝播信号により制御されて、前記
第１および第２の入出力信号バスの接続をシフトして切
替える切替ブロックと、を少なくとも備えることを特徴
としている。
【００１３】なお、前記切替ブロックとしては、前記ピ
ンカードブロックに含まれるピンカードのそれぞれに対
応する複数の切替回路により構成し、前記第１の入出力
信号バスに含まれる信号線を、それぞれ対応する二つの
切替回路に対して接続し、前記第２の入出力信号バスに
含まれる信号線を、それぞれ対応する一つの切替回路に
対して接続して、前記ピンカードブロック内のピンカー
ドの故障時においては、前記故障伝播信号を介して、前
記第１の入出力信号バスに含まれる信号線を、前記切替
回路によりシフト切替えするように形成してもよい。
ンカードブロックに含まれるピンカードのそれぞれに対
応する複数の切替回路により構成し、前記第１の入出力
信号バスに含まれる信号線を、それぞれ対応する二つの
切替回路に対して接続し、前記第２の入出力信号バスに
含まれる信号線を、それぞれ対応する一つの切替回路に
対して接続して、前記ピンカードブロック内のピンカー
ドの故障時においては、前記故障伝播信号を介して、前
記第１の入出力信号バスに含まれる信号線を、前記切替
回路によりシフト切替えするように形成してもよい。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、試験対象
のＬＳＩ９に対応して、アドレスバス１０１および１０
３、入力値バス１０２、出力期待値バス１０４、入力タ
イミング情報バス１０５、ストローブ信号バス１０６、
入力信号バス１０７、出力信号バス１０８、比較結果バ
ス１０９、入出力信号１１０および１１２、故障状態入
力信号バス１１１および入出力制御ビット信号線１１３
を含み、構成要素としては、制御回路１と、データメモ
リ２と、タイミングメモリ３と、入力波形生成回路４
と、ピンカードブロック５と、比較回路６と、比較結果
格納メモリ７と、切替ブロック８とを備えて構成され
る。前述の従来例との対比により明らかなように、本実
施例においては、新たに切替ブロック８が付加されて、
ピンカードブロック５との間には、入出力信号バス１１
０と故障状態入力信号バス１１１が接続され、またＬＳ
Ｉ９との間には入出力信号バス１１２が接続されてい
る。
である。図１に示されるように、本実施例は、試験対象
のＬＳＩ９に対応して、アドレスバス１０１および１０
３、入力値バス１０２、出力期待値バス１０４、入力タ
イミング情報バス１０５、ストローブ信号バス１０６、
入力信号バス１０７、出力信号バス１０８、比較結果バ
ス１０９、入出力信号１１０および１１２、故障状態入
力信号バス１１１および入出力制御ビット信号線１１３
を含み、構成要素としては、制御回路１と、データメモ
リ２と、タイミングメモリ３と、入力波形生成回路４
と、ピンカードブロック５と、比較回路６と、比較結果
格納メモリ７と、切替ブロック８とを備えて構成され
る。前述の従来例との対比により明らかなように、本実
施例においては、新たに切替ブロック８が付加されて、
ピンカードブロック５との間には、入出力信号バス１１
０と故障状態入力信号バス１１１が接続され、またＬＳ
Ｉ９との間には入出力信号バス１１２が接続されてい
る。
【００１６】また、図２は、切替ブロック８の構成を示
すブロック図であり、切替ブロック８は、当該切替ブロ
ック８に接続されている入出力信号バス１１０、故障状
態入力信号バス１１１および入出力信号バス１１２の、
それぞれのバスの各ビットに対応して形成される複数
（対応するピンカードブロック５におけるピンカードの
数と同一数）の切替回路１０により構成されている。こ
れらの各ビットに対応する切替回路の一例が図３に示さ
れる。図３に示されるように、切替回路１０は、ＯＲ回
路１１と、それぞれスイッチ回路を形成するＰＭＯＳト
ランジスタ１２およびＮＭＯＳトランジスタ１３により
構成されており、ピンカードブロック５の側には、入出
力信号バス１１０に含まれる信号線１１０ａおよび１１
０ｂと、故障状態入力信号バス１１１に含まれる信号線
１１１ａが接続されており、ＬＳＩ９に対する側には、
入出力信号線１１２に含まれる信号線１１２ａに接続さ
れている。また、各切替回路１０の相互間には、故障伝
播信号線１１４（１１４ａ、１１４ｂ、……）が接続さ
れている。
すブロック図であり、切替ブロック８は、当該切替ブロ
ック８に接続されている入出力信号バス１１０、故障状
態入力信号バス１１１および入出力信号バス１１２の、
それぞれのバスの各ビットに対応して形成される複数
（対応するピンカードブロック５におけるピンカードの
数と同一数）の切替回路１０により構成されている。こ
れらの各ビットに対応する切替回路の一例が図３に示さ
れる。図３に示されるように、切替回路１０は、ＯＲ回
路１１と、それぞれスイッチ回路を形成するＰＭＯＳト
ランジスタ１２およびＮＭＯＳトランジスタ１３により
構成されており、ピンカードブロック５の側には、入出
力信号バス１１０に含まれる信号線１１０ａおよび１１
０ｂと、故障状態入力信号バス１１１に含まれる信号線
１１１ａが接続されており、ＬＳＩ９に対する側には、
入出力信号線１１２に含まれる信号線１１２ａに接続さ
れている。また、各切替回路１０の相互間には、故障伝
播信号線１１４（１１４ａ、１１４ｂ、……）が接続さ
れている。
【００１７】図２において、まず切替回路１０の内より
一つの切替回路を選択し、当該選択された切替回路１０
に対する故障伝播信号線１１４を論理“０”に設定す
る。次に、各切替回路１０においては、自己以外の切替
回路を一つ選択し、故障伝播信号線１１４を当該選択し
た切替回路に対する故障伝播信号線として接続する。前
記選択された切替回路においても、自己以外の切替回路
を一つ選択し、故障伝播信号線１１４を当該選択した切
替回路に対する故障伝播信号線として接続する。以下、
同様にして、図２に示されるように、逐次故障伝播信号
線１１４を当該選択した切替回路に接続してゆき、最後
の切替回路１０の故障伝播信号線１１４は接地点に接続
される。
一つの切替回路を選択し、当該選択された切替回路１０
に対する故障伝播信号線１１４を論理“０”に設定す
る。次に、各切替回路１０においては、自己以外の切替
回路を一つ選択し、故障伝播信号線１１４を当該選択し
た切替回路に対する故障伝播信号線として接続する。前
記選択された切替回路においても、自己以外の切替回路
を一つ選択し、故障伝播信号線１１４を当該選択した切
替回路に対する故障伝播信号線として接続する。以下、
同様にして、図２に示されるように、逐次故障伝播信号
線１１４を当該選択した切替回路に接続してゆき、最後
の切替回路１０の故障伝播信号線１１４は接地点に接続
される。
【００１８】ピンカードブロック５に含まれるピンカー
ドの故障状態は、故障状態入力信号バス１１１を介して
切替ブロック８に入力されており、図２に示されるよう
に、各ピンカードそれぞれに対応する切替回路１０に入
力されている。図３において、当該試験装置に対する自
己診断試験の結果、或るピンカードに故障が検出された
場合には、当該ピンカードに接続されている、故障状態
入力信号線１１１に含まれる信号線１１１ａに論理
“１”が入力され、ＯＲ回路１１に入力される。この場
合においては、故障伝播信号線１１４ａの論理レベルの
如何に関せず、ＯＲ回路１１からは論理“１”が出力さ
れる。これにより、ＰＭＯＳトランジスタ１２はオフの
状態となり、ＮＭＯＳトランジスタ１３はオンの状態と
なる。従って、入出力信号バス１１０に含まれる信号線
１１０ａと、入出力信号バス１１２に含まれる信号線１
１２ａは遮断され、入出力信号バス１１０に含まれる信
号線１１０ｂと、入出力信号バス１１２に含まれる信号
線１１２ａとは接続状態になる。また、ＯＲ回路１１よ
り出力される論理“１”は、論理伝播信号として、論理
伝播信号線１１４ｂを介して出力され、対応して接続さ
れる切替回路１０に逐次伝播入力される。
ドの故障状態は、故障状態入力信号バス１１１を介して
切替ブロック８に入力されており、図２に示されるよう
に、各ピンカードそれぞれに対応する切替回路１０に入
力されている。図３において、当該試験装置に対する自
己診断試験の結果、或るピンカードに故障が検出された
場合には、当該ピンカードに接続されている、故障状態
入力信号線１１１に含まれる信号線１１１ａに論理
“１”が入力され、ＯＲ回路１１に入力される。この場
合においては、故障伝播信号線１１４ａの論理レベルの
如何に関せず、ＯＲ回路１１からは論理“１”が出力さ
れる。これにより、ＰＭＯＳトランジスタ１２はオフの
状態となり、ＮＭＯＳトランジスタ１３はオンの状態と
なる。従って、入出力信号バス１１０に含まれる信号線
１１０ａと、入出力信号バス１１２に含まれる信号線１
１２ａは遮断され、入出力信号バス１１０に含まれる信
号線１１０ｂと、入出力信号バス１１２に含まれる信号
線１１２ａとは接続状態になる。また、ＯＲ回路１１よ
り出力される論理“１”は、論理伝播信号として、論理
伝播信号線１１４ｂを介して出力され、対応して接続さ
れる切替回路１０に逐次伝播入力される。
【００１９】この故障伝播信号の切替回路１０に対する
伝播により、各切替回路１０においては、全て、入出力
信号バス１１０に含まれる信号線１１０ａと、入出力信
号バス１１２に含まれる信号線１１２ａが遮断状態に設
定され、入出力信号バス１１０に含まれる信号線１１０
ｂと、入出力信号バス１１２に含まれる信号線１１２ａ
とが接続状態に設定される。即ち、この一連の切替ブロ
ック８による切替動作により、入出力信号バス１１０と
入出力バス１１２との間の接続関係としては、故障した
ピンカード自体に接続されている入出力バス１１０の信
号線が除外されて、入出力バス１１２の各信号線が、そ
れぞれ入出力バス１１０の各信号線にシフトして接続さ
れる状態になる。これにより、自己診断において、ピン
カードブロック５に含まれるピンカードに故障が生じて
いる状態においても、試験装置としての機能が保持され
る。
伝播により、各切替回路１０においては、全て、入出力
信号バス１１０に含まれる信号線１１０ａと、入出力信
号バス１１２に含まれる信号線１１２ａが遮断状態に設
定され、入出力信号バス１１０に含まれる信号線１１０
ｂと、入出力信号バス１１２に含まれる信号線１１２ａ
とが接続状態に設定される。即ち、この一連の切替ブロ
ック８による切替動作により、入出力信号バス１１０と
入出力バス１１２との間の接続関係としては、故障した
ピンカード自体に接続されている入出力バス１１０の信
号線が除外されて、入出力バス１１２の各信号線が、そ
れぞれ入出力バス１１０の各信号線にシフトして接続さ
れる状態になる。これにより、自己診断において、ピン
カードブロック５に含まれるピンカードに故障が生じて
いる状態においても、試験装置としての機能が保持され
る。
【００２０】
【発明の効果】以上説明したように、本発明は、ピンカ
ードブロックと試験対象のＬＳＩとの間に切替ブロック
を挿入接続し、ピンカードブロックを形成するピンカー
ドの故障状態に対応して、ピンカードブロックと試験対
象のＬＳＩとの間の入出力信号バスの信号線を切替制御
することにより、ピンカードが１個故障した場合におい
ても、当該試験装置の機能を正常に保持することができ
るという効果がある。
ードブロックと試験対象のＬＳＩとの間に切替ブロック
を挿入接続し、ピンカードブロックを形成するピンカー
ドの故障状態に対応して、ピンカードブロックと試験対
象のＬＳＩとの間の入出力信号バスの信号線を切替制御
することにより、ピンカードが１個故障した場合におい
ても、当該試験装置の機能を正常に保持することができ
るという効果がある。
【図１】本発明の一実施例のシステム構成を示すブロッ
ク図である。
ク図である。
【図２】本実施例における切替ブロックの構成を示すブ
ロック図である。
ロック図である。
【図３】前記切替ブロックに含まれる切替回路の構成を
示す回路図である。
示す回路図である。
【図４】従来例のシステム構成を示すブロック図であ
る。
る。
【図５】ピンカードの構成を示すブロック図である。
【図６】比較回路に含まれる比較回路ユニットの構成を
示すブロック図である。
示すブロック図である。
１ 制御回路 ２ データメモリ ３ タイミングメモリ ４ 入力波形生成回路 ５ ピンカードブロック ６ 比較回路 ７ 比較結果格納メモリ ８ 切替ブロック ９ ＬＳＩ １０ 切替回路 １１ ＯＲ回路 １２ ＰＭＯＳトランジスタ １３ ＮＭＯＳトランジスタ １４ ピンカード １５、１６、１９ バッファ １７ 比較回路ユニット １８ 比較器
Claims (2)
- 【請求項１】 試験対象の半導体集積回路に対する試験
用入力パターンの論理信号と、前記試験用入力パターン
の論理信号に対応して当該半導体集積回路より出力され
る期待値としての出力パターンの論理信号と、これらの
論理信号の入出力タイミングアドレスと、を組として格
納しており、所定の制御信号を受けて、試験用の入力論
理情報およびタイミング情報を出力するデータ格納手段
と、 前記データ格納手段に対する制御機能を有する制御手段
と、 前記データ格納手段より出力されるタイミング情報を受
けて格納するタイミング情報格納手段と、 前記データ格納手段より出力される入力論理情報および
タイミング情報を受けて、試験用の入力信号を生成して
出力する入力波形生成手段と、 前記半導体集積回路に、前記試験用の入力信号を出力す
るタイミングにおいては、前記入力波形生成手段より出
力される当該入力信号を受けて、前記データ格納手段よ
り入力される入出力制御信号を介して第１の入出力信号
バスに出力するとともに、前記半導体集積回路より応答
出力される試験用の出力信号を入力するタイミングにお
いては、前記第１の入出力信号バスより入力される出力
信号を受けて、前記入出力制御信号を介して出力信号バ
スに出力するピンカードブロックと、 前記データ格納手段より出力される期待値論理信号と、
前記ピンカードブロックより出力信号バスを経由して入
力される前記出力信号とを、前記タイミング情報格納手
段より出力されるタイミング情報を介して比較照合する
比較手段と、 前記比較手段における比較照合結果を入力して格納する
比較結果格納手段と、 前記半導体集積回路とは第２の入出力信号バスを介して
接続され、前記ピンカードブロックとは前記第１の入出
力信号バスならびに故障状態入力信号バスを介して接続
されており、前記ピンカードブロック内のピンカードの
故障時においては、当該ピンカードブロックより、故障
状態入力信号バスを介して入力される故障伝播信号によ
り制御されて、前記第１および第２の入出力信号バスの
接続をシフトして切替える切替ブロックと、 を少なくとも備えることを特徴とする試験装置。 - 【請求項２】 前記切替ブロックが、前記ピンカードブ
ロックに含まれるピンカードのそれぞれに対応する複数
の切替回路により構成されており、前記第１の入出力信
号バスに含まれる信号線は、それぞれ対応する二つの切
替回路に対して接続され、前記第２の入出力信号バスに
含まれる信号線は、それぞれ対応する一つの切替回路に
対して接続されて、前記ピンカードブロック内のピンカ
ードの故障時においては、前記故障伝播信号を介して、
前記第１の入出力信号バスに含まれる信号線が、前記切
替回路によりシフト切替えされることを特徴とする請求
項１記載の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330336A JPH07191096A (ja) | 1993-12-27 | 1993-12-27 | 試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330336A JPH07191096A (ja) | 1993-12-27 | 1993-12-27 | 試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07191096A true JPH07191096A (ja) | 1995-07-28 |
Family
ID=18231487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330336A Pending JPH07191096A (ja) | 1993-12-27 | 1993-12-27 | 試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07191096A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423175A (en) * | 1987-07-17 | 1989-01-25 | Fujitsu Ltd | Logic circuit testing machine |
| JPH03282270A (ja) * | 1990-03-29 | 1991-12-12 | Nec Corp | 半導体集積回路の試験装置 |
| JPH05297070A (ja) * | 1992-04-17 | 1993-11-12 | Advantest Corp | Ｉｃ試験装置 |
-
1993
- 1993-12-27 JP JP5330336A patent/JPH07191096A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423175A (en) * | 1987-07-17 | 1989-01-25 | Fujitsu Ltd | Logic circuit testing machine |
| JPH03282270A (ja) * | 1990-03-29 | 1991-12-12 | Nec Corp | 半導体集積回路の試験装置 |
| JPH05297070A (ja) * | 1992-04-17 | 1993-11-12 | Advantest Corp | Ｉｃ試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970624 |