JPH0378647B2 - - Google Patents
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- JPH0378647B2 JPH0378647B2 JP59263156A JP26315684A JPH0378647B2 JP H0378647 B2 JPH0378647 B2 JP H0378647B2 JP 59263156 A JP59263156 A JP 59263156A JP 26315684 A JP26315684 A JP 26315684A JP H0378647 B2 JPH0378647 B2 JP H0378647B2
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- 238000012360 testing method Methods 0.000 claims abstract description 67
- 238000003745 diagnosis Methods 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test input/output devices or peripheral units
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、キーボード・インターフエース回路
に係り、特にこのような回路の故障の有無を試験
する試験装置に関する。
に係り、特にこのような回路の故障の有無を試験
する試験装置に関する。
第３図に示されているように、従来のキーボー
ド・インターフエース回路２は、キーボード４か
ら出力されたデータ信号を記憶し、該データ信号
をキーボード４から出力されるクロツク信号に従
つてシフトしマイクロプロセツサ６へ出力する入
力シフト・レジスタ８と、マイクロプロセツサ６
からキーボード４に供給されるべきデータ信号を
記憶し該データ信号をキーボード４から出力され
るクロツク信号に従つてキーボード４へ出力する
出力シフト・レジスタ１０とを含んで構成されて
いる。そして、キーボード４又はインターフエー
ス回路２の故障の有無は、キーボード４から所定
のデータを入力し、このデータがそのままマイク
ロプロセツサ６に到達したか否かを見て判断して
いる。
ド・インターフエース回路２は、キーボード４か
ら出力されたデータ信号を記憶し、該データ信号
をキーボード４から出力されるクロツク信号に従
つてシフトしマイクロプロセツサ６へ出力する入
力シフト・レジスタ８と、マイクロプロセツサ６
からキーボード４に供給されるべきデータ信号を
記憶し該データ信号をキーボード４から出力され
るクロツク信号に従つてキーボード４へ出力する
出力シフト・レジスタ１０とを含んで構成されて
いる。そして、キーボード４又はインターフエー
ス回路２の故障の有無は、キーボード４から所定
のデータを入力し、このデータがそのままマイク
ロプロセツサ６に到達したか否かを見て判断して
いる。
上述の従来の試験方法では、キーボード４の入
力データがそのままマイクロプロセツサ６に到達
しない場合、インターフエース回路２の故障がキ
ーボード４の故障か判別できない欠点があつた。
力データがそのままマイクロプロセツサ６に到達
しない場合、インターフエース回路２の故障がキ
ーボード４の故障か判別できない欠点があつた。
本発明は、キーボード・インターフエース回路
の故障の有無をキーボードの故障と区別して調べ
ることのできる試験装置を提供することを目的と
する。
の故障の有無をキーボードの故障と区別して調べ
ることのできる試験装置を提供することを目的と
する。
上記目的を達成するために、本発明は、キーボ
ードからデータ信号を受けて例えばマイクロプロ
セツサ等の他の装置へ供給する第１シフト・レジ
スタ（上記入力シフト・レジスタに相当）の入力
とキーボードへデータ信号を供給する第２シフ
ト・レジスタ（上記出力シフト・レジスタに相
当）の出力とを少くとも試験期間の間接続する手
段と、試験時に禁止信号を発生する手段と、テス
ト・クロツク信号を発生する手段と、禁止信号に
応働してキーボードのクロツク信号の代りにテス
ト・クロツク信号を第１及び第２シフト・レジス
タに供給するクロツク切換手段と、禁止信号に応
働してキーボードからデータ信号が第１シフト・
レジスタに供給されるのを禁止する手段と、第２
シフト・レジスタにテスト・データ信号を供給す
る手段と、第１シフト・レジスタから出力される
信号と第２シフト・レジスタに供給されたテス
ト・データ信号とを比較する手段とを具備する。
ードからデータ信号を受けて例えばマイクロプロ
セツサ等の他の装置へ供給する第１シフト・レジ
スタ（上記入力シフト・レジスタに相当）の入力
とキーボードへデータ信号を供給する第２シフ
ト・レジスタ（上記出力シフト・レジスタに相
当）の出力とを少くとも試験期間の間接続する手
段と、試験時に禁止信号を発生する手段と、テス
ト・クロツク信号を発生する手段と、禁止信号に
応働してキーボードのクロツク信号の代りにテス
ト・クロツク信号を第１及び第２シフト・レジス
タに供給するクロツク切換手段と、禁止信号に応
働してキーボードからデータ信号が第１シフト・
レジスタに供給されるのを禁止する手段と、第２
シフト・レジスタにテスト・データ信号を供給す
る手段と、第１シフト・レジスタから出力される
信号と第２シフト・レジスタに供給されたテス
ト・データ信号とを比較する手段とを具備する。
試験時、インターフエース回路の第１及び第２
シフト・レジスタにはキーボードからデータ信号
及びクロツク信号は供給されない。その代りに、
両シフト・レジスタに外部からテスト・クロツク
信号が供給され、第２シフト・レジスタにテス
ト・データ信号が供給される。即ち、第２シフ
ト・レジスタの出力がそのまま第１シフト・レジ
スタに入力されることになる。そして、第１シフ
ト・レジスタの出力信号と基のテスト・データ信
号とが不一致のときインターフエース回路が故障
と判断される。
シフト・レジスタにはキーボードからデータ信号
及びクロツク信号は供給されない。その代りに、
両シフト・レジスタに外部からテスト・クロツク
信号が供給され、第２シフト・レジスタにテス
ト・データ信号が供給される。即ち、第２シフ
ト・レジスタの出力がそのまま第１シフト・レジ
スタに入力されることになる。そして、第１シフ
ト・レジスタの出力信号と基のテスト・データ信
号とが不一致のときインターフエース回路が故障
と判断される。
第２図は、本発明の一実施例を示す。この実施
例において、キーボード４０の出力データ信号は
ORゲート２８を介してインターフエース回路２
の入力用直並変換シフト・レジスタ２の直列入力
端子に供給される。キーボード４０から出力され
るクロツク信号はインバータ２２によつて反転さ
れてANDゲート２３の一方の入力端子に供給さ
れる。インバータ２２の入力端子はオープン・コ
レクタのインバータ２１の出力端子に接続されて
いる。オープン・コレクタ２１はその入力信号
（電圧）が低レベルのときにはキーボード４０か
ら出力されるクロツク信号をそのままインバータ
２２に伝達させるが、入力信号が高レベルのとき
には出力信号（電圧）を低レベルに維持しキーボ
ード４０から出力されるクロツク信号がインバー
タ２２に伝達されるのを阻止する。
例において、キーボード４０の出力データ信号は
ORゲート２８を介してインターフエース回路２
の入力用直並変換シフト・レジスタ２の直列入力
端子に供給される。キーボード４０から出力され
るクロツク信号はインバータ２２によつて反転さ
れてANDゲート２３の一方の入力端子に供給さ
れる。インバータ２２の入力端子はオープン・コ
レクタのインバータ２１の出力端子に接続されて
いる。オープン・コレクタ２１はその入力信号
（電圧）が低レベルのときにはキーボード４０か
ら出力されるクロツク信号をそのままインバータ
２２に伝達させるが、入力信号が高レベルのとき
には出力信号（電圧）を低レベルに維持しキーボ
ード４０から出力されるクロツク信号がインバー
タ２２に伝達されるのを阻止する。
オープン・コレクタ２１に入力信号を供給する
のは、マイクロプロセツサ６０のハードウエア及
びプログラムから構成される禁止信号発生手段６
２である。禁止信号発生手段６２は、インターフ
エース回路２の試験時に高レベルの禁止信号をオ
ープン・コレクタ２１に与え、キーボード４０か
ら出力されるクロツク信号がインターフエース回
路２の入力及び出力シフト・レジスタ８及び１０
に供給されるのを禁止する。また、キーボード４
０はクロツク出力端子すなわちオープン・コレク
タ２１の出力端子の信号（電圧）が一定時間以上
低レベルに維持されると出力データの発生を停止
するよう構成されている。これはタイマーとスイ
ツチの組合せで容易に構成できる。通常動作時に
は、禁止信号発生手段６２は低レベル信号を発生
し、キーボード４０から出力されるクロツク信号
がインバータ２２に伝達されるのを可能にする。
のは、マイクロプロセツサ６０のハードウエア及
びプログラムから構成される禁止信号発生手段６
２である。禁止信号発生手段６２は、インターフ
エース回路２の試験時に高レベルの禁止信号をオ
ープン・コレクタ２１に与え、キーボード４０か
ら出力されるクロツク信号がインターフエース回
路２の入力及び出力シフト・レジスタ８及び１０
に供給されるのを禁止する。また、キーボード４
０はクロツク出力端子すなわちオープン・コレク
タ２１の出力端子の信号（電圧）が一定時間以上
低レベルに維持されると出力データの発生を停止
するよう構成されている。これはタイマーとスイ
ツチの組合せで容易に構成できる。通常動作時に
は、禁止信号発生手段６２は低レベル信号を発生
し、キーボード４０から出力されるクロツク信号
がインバータ２２に伝達されるのを可能にする。
ANDゲート２３の他方の入力端子は、マイク
ロプロセツサ６０のハードウエアとプログラムに
よつて構成されテスト・クロツク６４に接続され
ている。テスト・クロツク６４はインターフエー
ス回路２の試験時に入力及び出力シフト・レジス
タ８及び１０のシフト用のクロツク信号としてテ
スト・クロツク信号を発生し、通常動作時には高
レベルの信号を発生してキーボード４０から出力
されるクロツク信号がANDゲート２３を介して
入力及び出力シフト・レジスタ８及び１０に供給
されるのを可能にする。上記説明から明らかなよ
うに、オープン・コレクタ２１、インバータ２２
及びANDゲート２３は、キーボード４０から出
力されるクロツク信号とテスト・クロツク６４か
ら出力されるテスト・クロツク信号との切換手段
を構成する。
ロプロセツサ６０のハードウエアとプログラムに
よつて構成されテスト・クロツク６４に接続され
ている。テスト・クロツク６４はインターフエー
ス回路２の試験時に入力及び出力シフト・レジス
タ８及び１０のシフト用のクロツク信号としてテ
スト・クロツク信号を発生し、通常動作時には高
レベルの信号を発生してキーボード４０から出力
されるクロツク信号がANDゲート２３を介して
入力及び出力シフト・レジスタ８及び１０に供給
されるのを可能にする。上記説明から明らかなよ
うに、オープン・コレクタ２１、インバータ２２
及びANDゲート２３は、キーボード４０から出
力されるクロツク信号とテスト・クロツク６４か
ら出力されるテスト・クロツク信号との切換手段
を構成する。
インターフエース回路２の出力用並直変換シフ
ト・レジスタ１０の並列入力端子はマイクロプロ
セツサ６０に接続され、直列入力端子はキーボー
ド４０のデータ入力端子及びANDゲート２７の
一方の入端子に接続されている。ANDゲート２
７の他方の入力端子は禁止信号発生手段６２に接
続され、出力端子はORゲート２８の他方の入力
端子に接続されている。出力用シフト・レジスタ
１０には、通常動作時にはマイクロプロセツサ６
０から再送要求等の種々の指令を与えられ、イン
ターフエース回路２の試験時にはマイクロプロセ
ツサ６０のハードウエアとプログラムから構成さ
れるテスト・データ発生手段６６からテスト・デ
ータが与えられる。マイクロプロセツサ６８のハ
ードウエア及びプログラムから構成される比較手
段６８は、試験時にテスト・データ発生手段６６
から出力されるデータと、このデータが出力用シ
フト・レジスタ１０及び入力用シフト・レジスタ
８を通つて戻つてくるデータとを比較するもので
ある。
ト・レジスタ１０の並列入力端子はマイクロプロ
セツサ６０に接続され、直列入力端子はキーボー
ド４０のデータ入力端子及びANDゲート２７の
一方の入端子に接続されている。ANDゲート２
７の他方の入力端子は禁止信号発生手段６２に接
続され、出力端子はORゲート２８の他方の入力
端子に接続されている。出力用シフト・レジスタ
１０には、通常動作時にはマイクロプロセツサ６
０から再送要求等の種々の指令を与えられ、イン
ターフエース回路２の試験時にはマイクロプロセ
ツサ６０のハードウエアとプログラムから構成さ
れるテスト・データ発生手段６６からテスト・デ
ータが与えられる。マイクロプロセツサ６８のハ
ードウエア及びプログラムから構成される比較手
段６８は、試験時にテスト・データ発生手段６６
から出力されるデータと、このデータが出力用シ
フト・レジスタ１０及び入力用シフト・レジスタ
８を通つて戻つてくるデータとを比較するもので
ある。
次に、このように構成された第２図の実施例の
動作を説明する。通常動作時には、禁止信号発生
手段６２及びテスト・クロツク６４はそれぞれ低
レベル信号及び高レベル信号を発生する。従つ
て、キーボード４０から出力されるクロツク信号
はインバータ２２及びANDゲート２３を介して
入力及び出力シフト・レジスタ８及び１０のクロ
ツク端子に供給される。よつて、キーボード４０
から出力されるデータは入力シフト・レジスタ８
において、キーボード・クロツク信号に従つて直
並変換されてマイクロプロセツサ６０に供給され
る。逆に、マイクロプロセツサ６０から出力され
るデータは出力シフト・レジスタ１０においてキ
ーボード・クロツク信号に従つて並直変換されて
キーボード４０に供給される。なお、ANDゲー
ト２７には禁止信号発生手段６０から低レベル信
号が与えられているので、出力シフト・レジスタ
１０の出力信号が入力シフト・レジスタ８に与え
られることはない。
動作を説明する。通常動作時には、禁止信号発生
手段６２及びテスト・クロツク６４はそれぞれ低
レベル信号及び高レベル信号を発生する。従つ
て、キーボード４０から出力されるクロツク信号
はインバータ２２及びANDゲート２３を介して
入力及び出力シフト・レジスタ８及び１０のクロ
ツク端子に供給される。よつて、キーボード４０
から出力されるデータは入力シフト・レジスタ８
において、キーボード・クロツク信号に従つて直
並変換されてマイクロプロセツサ６０に供給され
る。逆に、マイクロプロセツサ６０から出力され
るデータは出力シフト・レジスタ１０においてキ
ーボード・クロツク信号に従つて並直変換されて
キーボード４０に供給される。なお、ANDゲー
ト２７には禁止信号発生手段６０から低レベル信
号が与えられているので、出力シフト・レジスタ
１０の出力信号が入力シフト・レジスタ８に与え
られることはない。
インターフエース回路２の試験時には、禁止信
号発生手段６２が高レベルの禁止信号を発生す
る。これによりオープン・コレクタ２１の出力側
が低レベルとなる。キーボード４０はクロツク出
力端子の出力信号が一定期間以上低レベルである
ことを検出してデータの出力を停止する。また、
一方、テスト・クロツク６４がテスト・クロツク
信号をANDゲート２３の一方の入力端子に供給
される。ANDゲート２３の他方の入力端子には
インバータ２２から高レベル信号が与えられてい
るので、テスト・クロツク信号は入力及び出力シ
フト・レジスタ８及び１０のクロツク端子に供給
される。そして、テスト・データ発生手段６６が
出力シフト・レジスタ１０にテスト・データを与
える。出力シフト・レジスタ１０は、故障がなけ
れば、テスト・データをテスト・クロツク信号に
従つて並直変換してANDゲート２７の一方の入
力端子に出力する。ANDゲート２７の他方の入
力端子には高レベルの禁止信号が与えられている
ので、出力シフト・レジスタ１０の出力信号は
ANDゲート２７及びORゲート２８を介して入力
シフト・レジスタの直列入力端子に供給される。
入力シフト・レジスタ８は、故障がなければ、テ
スト・データをテスト・クロツク信号に従つて直
並変換してマイクロプロセツサ６０の比較手段６
８に与える。比較手段６８は、入力シフト・レジ
スタ８の出力信号とテスト・データ発生手段の出
力信号とを比較する。比較手段６８が一致信号を
発生すれば、インターフエース回路２に故障が無
いものと判断される。比較手段６８が不一致信号
を発生すれば、インターフエース回路２に故障が
あつたものと判断される。
号発生手段６２が高レベルの禁止信号を発生す
る。これによりオープン・コレクタ２１の出力側
が低レベルとなる。キーボード４０はクロツク出
力端子の出力信号が一定期間以上低レベルである
ことを検出してデータの出力を停止する。また、
一方、テスト・クロツク６４がテスト・クロツク
信号をANDゲート２３の一方の入力端子に供給
される。ANDゲート２３の他方の入力端子には
インバータ２２から高レベル信号が与えられてい
るので、テスト・クロツク信号は入力及び出力シ
フト・レジスタ８及び１０のクロツク端子に供給
される。そして、テスト・データ発生手段６６が
出力シフト・レジスタ１０にテスト・データを与
える。出力シフト・レジスタ１０は、故障がなけ
れば、テスト・データをテスト・クロツク信号に
従つて並直変換してANDゲート２７の一方の入
力端子に出力する。ANDゲート２７の他方の入
力端子には高レベルの禁止信号が与えられている
ので、出力シフト・レジスタ１０の出力信号は
ANDゲート２７及びORゲート２８を介して入力
シフト・レジスタの直列入力端子に供給される。
入力シフト・レジスタ８は、故障がなければ、テ
スト・データをテスト・クロツク信号に従つて直
並変換してマイクロプロセツサ６０の比較手段６
８に与える。比較手段６８は、入力シフト・レジ
スタ８の出力信号とテスト・データ発生手段の出
力信号とを比較する。比較手段６８が一致信号を
発生すれば、インターフエース回路２に故障が無
いものと判断される。比較手段６８が不一致信号
を発生すれば、インターフエース回路２に故障が
あつたものと判断される。
第１図は、本発明の別の実施例を示す。この実
施例は、キーボードの入力データ線と出力データ
線を別々にせず共通にするために、出力シフト・
レジスタ１０の直列出力端子にオープン・コレク
タ２４を接続し、オープン・コレクタ２４の出力
端子をキーボード４０のデータ端子に接続すると
ともにインバータ２５を介して入力シフト・レジ
スタ８の直列入力端子に接続したものである。オ
ープン・コレクタ２４を設けたのは、キーボード
４０及びマイクロプロセツサ６０から同時にデー
タが出力された場合に、マイクロプロセツサ６０
からのデータを優先させるためである。すなわ
ち、キーボード４０と出力シフト・レジスタ１０
とが同時に高レベル信号を発生した場合、オープ
ン・コレクタ２４の出力は低レベルとなり、出力
シフト・レジスタ１０すなわちマイクロプロセツ
サ６０からのデータが優先する。そして、キーボ
ード４０は高レベル信号を発生するはずだつたの
にデータ端子の信号レベルが低いことを検出して
データの発生を停止する。出力シフト・レジスタ
１０の出力信号が低レベルの時には、オープン・
コレクタ２４はキーボード４０の出力信号（電
圧）を強制的に低レベルにすことはないから、キ
ーボード４０の出力データはインバータ２５を介
して入力シフト・レジスタ２に供給される。な
お、第１図の実施例の構成要素中、第２図と同一
参照番号が付されているものは第２図の対応する
構成要素と同一構成及び作用を有するのでここで
は説明を繰返さない。
施例は、キーボードの入力データ線と出力データ
線を別々にせず共通にするために、出力シフト・
レジスタ１０の直列出力端子にオープン・コレク
タ２４を接続し、オープン・コレクタ２４の出力
端子をキーボード４０のデータ端子に接続すると
ともにインバータ２５を介して入力シフト・レジ
スタ８の直列入力端子に接続したものである。オ
ープン・コレクタ２４を設けたのは、キーボード
４０及びマイクロプロセツサ６０から同時にデー
タが出力された場合に、マイクロプロセツサ６０
からのデータを優先させるためである。すなわ
ち、キーボード４０と出力シフト・レジスタ１０
とが同時に高レベル信号を発生した場合、オープ
ン・コレクタ２４の出力は低レベルとなり、出力
シフト・レジスタ１０すなわちマイクロプロセツ
サ６０からのデータが優先する。そして、キーボ
ード４０は高レベル信号を発生するはずだつたの
にデータ端子の信号レベルが低いことを検出して
データの発生を停止する。出力シフト・レジスタ
１０の出力信号が低レベルの時には、オープン・
コレクタ２４はキーボード４０の出力信号（電
圧）を強制的に低レベルにすことはないから、キ
ーボード４０の出力データはインバータ２５を介
して入力シフト・レジスタ２に供給される。な
お、第１図の実施例の構成要素中、第２図と同一
参照番号が付されているものは第２図の対応する
構成要素と同一構成及び作用を有するのでここで
は説明を繰返さない。
試験時には、禁止信号発生手段６２が高レベル
信号を発生する。これにより、オープン・コレク
タ２１の出力が低レベルとなり、キーボード４０
はクロツク端子の出力信号レベルが一定期間以上
低レベルであることを検出してデータの発生を停
止する。一方、テスト・クロツク６４はANDゲ
ート２３を介して入力及び出力シフト・レジスタ
８及び１０にテスト・クロツク信号を供給し、テ
スト・データ発生手段６６は出力シフト・レジス
タ１０の並列入力端子にテスト・データ信号を供
給する。出力シフト・レジスタ１０は、故障が無
ければテスト・データをオープン・コレクタ２４
及びインバータ２５を介して入力シフト・レジス
タ８の直列入力端子に供給する。入力シフト・レ
ジスタ８は、故障が無ければ、テスト・データを
マイクロプロセツサ６０の比較手段６８にそのま
ま出力する。比較手段６８は、テスト・データ発
生手段６６の出力信号と入力シフト・レジスタ８
の出力信号とを比較する。比較手段６８が一致信
号を発生すれば、インターフエース回路２に故障
が無いものと判断され、そうでなければ故障があ
るものと判断される。
信号を発生する。これにより、オープン・コレク
タ２１の出力が低レベルとなり、キーボード４０
はクロツク端子の出力信号レベルが一定期間以上
低レベルであることを検出してデータの発生を停
止する。一方、テスト・クロツク６４はANDゲ
ート２３を介して入力及び出力シフト・レジスタ
８及び１０にテスト・クロツク信号を供給し、テ
スト・データ発生手段６６は出力シフト・レジス
タ１０の並列入力端子にテスト・データ信号を供
給する。出力シフト・レジスタ１０は、故障が無
ければテスト・データをオープン・コレクタ２４
及びインバータ２５を介して入力シフト・レジス
タ８の直列入力端子に供給する。入力シフト・レ
ジスタ８は、故障が無ければ、テスト・データを
マイクロプロセツサ６０の比較手段６８にそのま
ま出力する。比較手段６８は、テスト・データ発
生手段６６の出力信号と入力シフト・レジスタ８
の出力信号とを比較する。比較手段６８が一致信
号を発生すれば、インターフエース回路２に故障
が無いものと判断され、そうでなければ故障があ
るものと判断される。
試験は、例えば、マイクロプロセツサ６０から
キーボード４０にデータ再送要求信号を数回送つ
たにもかかわらず、エラー信号ばかり送つてきた
りするときには行われるが、もちろんこれに限ら
ない。
キーボード４０にデータ再送要求信号を数回送つ
たにもかかわらず、エラー信号ばかり送つてきた
りするときには行われるが、もちろんこれに限ら
ない。
また、第１図の実施例では、通常動作時、マイ
クロプロセツサ６０からキーボード４０に送られ
るデータがインバータ２５を介して入力シフト・
レジスタ２に供給され、マイクロプロセツサ６０
に戻されるので、例えばデータの先頭にマイクロ
プロセツサ６０が出力したデータである旨を示す
フラグを付してキーボード４０から出力されるデ
ータと区別する必要がある。
クロプロセツサ６０からキーボード４０に送られ
るデータがインバータ２５を介して入力シフト・
レジスタ２に供給され、マイクロプロセツサ６０
に戻されるので、例えばデータの先頭にマイクロ
プロセツサ６０が出力したデータである旨を示す
フラグを付してキーボード４０から出力されるデ
ータと区別する必要がある。
また、上記実施例では、キーボード４０のクロ
ツク端子の信号レベルが一定時間以上低レベルを
維持することを検出することによりキーボード４
０からのデータの発生を停止することにより入力
シフト・レジスタ８にキーボード４０の出力デー
タが供給されるのを禁止しているが、キーボード
４０の出力データ信号と禁止信号の反転信号との
論理積をとることにより、キーボード４０の出力
データ信号が入力シフト・レジスタ８に供給され
るのを禁止してもよい。
ツク端子の信号レベルが一定時間以上低レベルを
維持することを検出することによりキーボード４
０からのデータの発生を停止することにより入力
シフト・レジスタ８にキーボード４０の出力デー
タが供給されるのを禁止しているが、キーボード
４０の出力データ信号と禁止信号の反転信号との
論理積をとることにより、キーボード４０の出力
データ信号が入力シフト・レジスタ８に供給され
るのを禁止してもよい。
また、上記実施例では、禁止信号発生手段６
２、テスト・クロツク６４、テスト・データ発生
手段６６及び比較手段６８をマイクロプロセツサ
６０のハードウエアとプログラムの組合せによつ
て構成しているが、マイクロプロセツサとは全く
別個のハードウエアによつて構成することもでき
る。
２、テスト・クロツク６４、テスト・データ発生
手段６６及び比較手段６８をマイクロプロセツサ
６０のハードウエアとプログラムの組合せによつ
て構成しているが、マイクロプロセツサとは全く
別個のハードウエアによつて構成することもでき
る。
また、上記実施例では、インターフエース回路
は、直並変換及び並直変換シフト・レジスタで構
成されているが、本発明はこれに限定されず、例
えばシリアルイン・シリアルアウト及びパラレル
イン・パラレルアウト等種々のシフト・レジスタ
で構成されるインターフエース回路に適用でき
る。
は、直並変換及び並直変換シフト・レジスタで構
成されているが、本発明はこれに限定されず、例
えばシリアルイン・シリアルアウト及びパラレル
イン・パラレルアウト等種々のシフト・レジスタ
で構成されるインターフエース回路に適用でき
る。
上記説明から明らかなように、本発明は、キー
ボードから出力されるデータ及びクロツク信号を
使用せずにインターフエース回路の試験を行うも
のであるから、キーボードの故障と混同すること
なくインターフエース回路自体の故障を検出でき
る。
ボードから出力されるデータ及びクロツク信号を
使用せずにインターフエース回路の試験を行うも
のであるから、キーボードの故障と混同すること
なくインターフエース回路自体の故障を検出でき
る。
第１図は本発明によるキーボード・インターフ
エース回路の試験装置の一実施例を示すブロツク
図、第２図は本発明によるキーボード・インター
フエース回路の試験装置の別の実施例を示すブロ
ツク図、第３図は従来のキーボード・インターフ
エース回路を示すブロツク図である。 ２……インターフエース回路、８……入力シフ
ト・レジスタ、１０……出力シフト・レジスタ、
２１，２４……オープン・コレクタ、２２，２５
……インバータ、２３……ANDゲート、２８…
…ORゲート、４０……キーボード、６０……マ
イクロプロセツサ、６２……禁止信号発生手段、
６４……テスト・クロツク、６６……テスト・デ
ータ発生手段、６８……比較手段。
エース回路の試験装置の一実施例を示すブロツク
図、第２図は本発明によるキーボード・インター
フエース回路の試験装置の別の実施例を示すブロ
ツク図、第３図は従来のキーボード・インターフ
エース回路を示すブロツク図である。 ２……インターフエース回路、８……入力シフ
ト・レジスタ、１０……出力シフト・レジスタ、
２１，２４……オープン・コレクタ、２２，２５
……インバータ、２３……ANDゲート、２８…
…ORゲート、４０……キーボード、６０……マ
イクロプロセツサ、６２……禁止信号発生手段、
６４……テスト・クロツク、６６……テスト・デ
ータ発生手段、６８……比較手段。
Claims (1)
- 【特許請求の範囲】 １ キーボードから出力されたデータ信号を記憶
し該データ信号を前記キーボードから出力される
クロツク信号に従つてシフトして出力する第１シ
フト・レジスタと、前記キーボードに供給される
べきデータ信号を記憶し該データ信号を前記キー
ボードから出力されるクロツク信号に従つてシフ
トして出力する第２シフト・レジスタとを有する
インターフエース回路の故障の有無を試験する試
験装置において、 前記第２シフト・レジスタの出力を前記第１シ
フト・レジスタの入力に少くとも試験期間の間接
続する手段と、 試験時に禁止信号を発生する手段と、 テスト・クロツクを発生する手段と、 前記キーボードからクロツク信号が前記第１及
び第２シフト・レジスタに供給されるのを禁止し
且つ前記テスト・クロツク信号を前記第１及び第
２シフト・レジスタに供給するために前記禁止信
号に応働するクロツク切換手段と、 前記キーボードからデータ信号が前記第１シフ
ト・レジスタに供給されるのを禁止するために前
記禁止信号に応働する手段と、 前記第２シフト・レジスタにテスト・データ信
号を供給する手段と、 前記第１及び第２シフト・レジスタの故障の有
無を判定するために前記第２シフト・レジスタに
供給されたテスト・データ信号と前記第１シフ
ト・レジスタから出力される信号とを比較する手
段と を具備するキーボード・インターフエース回路の
試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263156A JPS61141022A (ja) | 1984-12-14 | 1984-12-14 | キ−ボ−ド・インタ−フエ−ス回路の試験装置 |
| DE8585113177T DE3583590D1 (de) | 1984-12-14 | 1985-10-17 | Testsystem fuer eine tastaturschnittstellenschaltung. |
| EP85113177A EP0184639B1 (en) | 1984-12-14 | 1985-10-17 | Test system for keyboard interface circuit |
| US06/806,077 US4692691A (en) | 1984-12-14 | 1985-12-05 | Test system for keyboard interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263156A JPS61141022A (ja) | 1984-12-14 | 1984-12-14 | キ−ボ−ド・インタ−フエ−ス回路の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61141022A JPS61141022A (ja) | 1986-06-28 |
| JPH0378647B2 true JPH0378647B2 (ja) | 1991-12-16 |
Family
ID=17385572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263156A Granted JPS61141022A (ja) | 1984-12-14 | 1984-12-14 | キ−ボ−ド・インタ−フエ−ス回路の試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4692691A (ja) |
| EP (1) | EP0184639B1 (ja) |
| JP (1) | JPS61141022A (ja) |
| DE (1) | DE3583590D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365165A (en) * | 1986-09-19 | 1994-11-15 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
| US4947395A (en) * | 1989-02-10 | 1990-08-07 | Ncr Corporation | Bus executed scan testing method and apparatus |
| US5228045A (en) * | 1990-08-06 | 1993-07-13 | Ncr Corporation | Test driver for connecting a standard test port integrated circuit chip to a controlling computer |
| US5528600A (en) * | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
| US5471153A (en) * | 1991-04-26 | 1995-11-28 | Vlsi Technologies, Inc. | Methods and circuits for testing open collectors and open drains |
| US5581693A (en) * | 1993-07-14 | 1996-12-03 | Dell Usa, L.P. | Method and apparatus for inhibiting computer interface clocks during diagnostic testing |
| DE19822389A1 (de) | 1998-05-19 | 1999-11-25 | Hoogovens Aluminium Profiltech | Biegevorrichtung |
| CN1885272B (zh) * | 2005-06-25 | 2010-05-26 | 鸿富锦精密工业（深圳）有限公司 | Ps/2接口的检测装置与方法 |
| US7366597B2 (en) * | 2005-07-22 | 2008-04-29 | Gm Global Technology Operations, Inc. | Validating control system software variables |
| TWI438454B (zh) * | 2011-12-22 | 2014-05-21 | Wistron Corp | 鍵盤自動測試方法及應用其之鍵盤自動測試系統 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8004176A (nl) * | 1980-07-21 | 1982-02-16 | Philips Nv | Inrichting voor het testen van een schakeling met digitaal werkende en kombinatorisch werkende onderdelen. |
| US4500836A (en) * | 1980-10-31 | 1985-02-19 | Pacific Western Systems, Inc. | Automatic wafer prober with programmable tester interface |
| US4503387A (en) * | 1982-12-30 | 1985-03-05 | Harris Corporation | A.C. Testing of logic arrays |
| DE3313449A1 (de) * | 1983-04-13 | 1984-10-25 | Computer Gesellschaft Konstanz Mbh, 7750 Konstanz | Vorrichtung zum pruefen von flachbaugruppen |
-
1984
- 1984-12-14 JP JP59263156A patent/JPS61141022A/ja active Granted
-
1985
- 1985-10-17 DE DE8585113177T patent/DE3583590D1/de not_active Expired - Fee Related
- 1985-10-17 EP EP85113177A patent/EP0184639B1/en not_active Expired
- 1985-12-05 US US06/806,077 patent/US4692691A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0184639B1 (en) | 1991-07-24 |
| EP0184639A3 (en) | 1988-06-01 |
| JPS61141022A (ja) | 1986-06-28 |
| US4692691A (en) | 1987-09-08 |
| DE3583590D1 (de) | 1991-08-29 |
| EP0184639A2 (en) | 1986-06-18 |
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