JPS63213040A - 入力ポ−ト診断回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサで取り扱うデータを入力す
る入力ポートが正常であるか否かを診断する入力ポート
診断回路に関する。

〔従来の技術〕

従来、この種の入力ポートの診断は、１ビツトのパリテ
ィビットを入力データに付加することにより、データバ
スの診断と合わせて行なっていた。

即ち、外部からの入力データに対応した１ビツトのパリ
ティビットを生成し、このパリティビットと前記入力デ
ータとを入力ポートに加え、入力データを入力ポートか
らマイクロプロセッサに伝えるデータバスにてパリティ
チェックを行なうことにより、データバスの診断を行な
うと共に入力ポートの診断を行なっていた。

〔発明が解決しようとする問題点〕

従来は上述したように、データバスにてパリティチェッ
クを行なうことにより、入力ポートの診断をデータバス
の診断と合わせて行なうようにしているため、入力ポー
トに入力データ以外にパリティビットを加えなければな
らない問題があると共に、異常検出時にその異常が入力
ポートの異常によるものなのか否かを特定できない問題
があった。

本発明は前述の如き問題点を解決したものであり、その
目的は、入力ポートに入力データ以外の信号を加えるこ
となく、然もデータバスの異常と独立に入力ポートの異
常の診断ができるようにすることにある。

〔問題点を解決するための手段〕

本発明は前述の如き問題点を解決するため、入力データ
をデータバスを介してマイクロプロセッサに入力する入
力ポートの診断回路に於いて、前記マイクロプロセッサ
がデータを入力する際にリード信号をアクティブにした
直後のＩ　ＣＰＵクロックサイクルの間、前記入力ポー
トに入力データに代えて所定のチェックパターンを入力
するチェックパターン挿入回路と、 前記マイクロプロセッサがデータを入力する際にリード
信号をアクティブにした直後のＩ　ＣＰＵクロックサイ
クルの間に於いて、前記入力ポートの出力データが前記
チェックパターンと一致するか否かを調べるチェックパ
ターン診断回路とを設けたものである。

〔作　用〕

チェックパターン挿入回路は、リード信号がアクティブ
にされた直後のＩ　ＣＰＵクロックサイクルの間、入力
ポートに入力データに代えて所定のチェックパターンを
入力する。従って、上記ｌＣＰＵクロックサイクルの間
に、入力ポートの出力データがチェックパターンと一致
するか否かを調べることにより、データバスの異常とは
独立に人力ボートに異常があるか否かを診断することが
可能となる。また、マイクロプロセッサはリード信号を
アクティブにした直後のＩ　ＣＰＵクロックサイクルに
於いてはデータの取込みを行なわないものであるから、
チェックパターンを取り込むことはない。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の実施例のブロッ久図であり１、マイク
ロプロセッサ（ＣＰＵ）１と、入力ポート２と、チェッ
クパターン挿入回路３と、チェックパターン診断回路４
と、データバス６と、クロック発生回路７と、アドレス
バス８と、デコーダ９とから構成されている。

クロック発生回路７はマイクロプロセッサ１が使用する
ＣＰＵクロックＣＬＫを発生するものであり、ＣＰＵク
ロックＣＬＫはマイクロプロセッサ１、チェックパター
ン挿入回路３及びチェックパターン診断回路４に加えら
れる。また、チェックパターン挿入回路３及びチェック
パターン診断回路４にはリード信号ＲＤも加えられてい
る。チェックパターン挿入回路３はリード信号ＲＤがロ
ーアクティブになった直後のＩ　ＣＰＵクロックサイク
ルのみ、ｎビットオール”ｏ”の第１のチェックパター
ン或いはｎビットオール″１″の第２のチェックパター
ンを入力ポート２に加え、それ以外のサイクルではｎビ
ット構成の入力データ５を入力ポートに加える。チェッ
クパターン診断回路４はリード信号ＲＤがローアクティ
ブになった直後のＩ　ＣＰＵクロックサイクルに於いて
、入力ポート２から出力されたｎビット構成のデータＤ
１°〜Ｄｎ’　が第１．第２のチェックパターンと一致
するか否かを判断し、不一致の場合、エラー信号ＥＲＲ
を割込信号としてマイクロプロセッサ１のインタラプタ
端子ＩＮＴに加える。尚、チェックパターン挿入回路３
は今回のリードサイクルに於いて第１のチェックパター
ンを出力したら、次回のリードサイクルに於いては第２
のチェックパターンを出力するというように、第１．第
２のチェックパターンを交互に出力するものである。

第２図は第１回の動作説明図であり、以下同図を参照し
て第１図の動作を説明する。

マイクロプロセッサ１はｎビット構成の入力データ５を
入力する場合、先ず、ＣＰＵクロックＣＬＫの立ち上が
りに於いてアドレスバス８に入力ポート２のボートアド
レスを出力しくＣＰＵクロックサイクルａ）、次のＣＰ
ＵクロックＣＬＫの立ち上がりに於いてリード信号ＲＤ
をローアクティブにしくＣＰＵクロックサイクルｂ）　
、ＣＰＵクロ・ツクサイクルｄに於いてデータバス６上
のデータを取り込む。

ＣＰＵクロックサイクルａに於いて、アドレスバス８に
出力された入力ポート２のポートアドレスはデコーダ９
によって解読され、入力ポート２が選択される。これに
より、チェックパターン挿入回路３の出力データが入力
ポート２、チェックパターン診断回路４及びデータバス
６を介してマイクロプロセッサ１に加えられる。

また、ＣＰＵクロックサイクルｂに於いて、リード信号
ＲＤがローアクティブになることにより、チェックパタ
ーン挿入回路３はリード信号ＲＤがローアクティブにな
った直後のＣＰＵクロックサイクルｂの期間だけ第１或
いは第２のチェックパターンを入力ポート２に加え、チ
ェックパターン診断回路４はリード信号ＲＤがローアク
ティブになった直後のＣＰＵクロックサイクルｂの期間
に於いて入力ポート２の出力データＤＩ’　〜Ｄｎ゛が
第１或いは第２のチェックパターンと一致するか否かを
判断し、不一致の場合はエラー信号ＥＲＲをマイクロプ
ロセッサ１に加える。即ち入力ポート２に異常がなけれ
ば、その出力データＤＩ’〜Ｄｎ’　はチェックパター
ン挿入回路３の出力データと同一のものとなるので、上
述したようにすることにより入力ポート２に異常がある
か否かを診断することが可能となる。ここで、チェック
パターン挿入回路３は、前述したようにｎビットオール
Ｏ″の第１のチェックパターンとｎビットオール“１”
の第２のチェックパターンとを交互に出力するものであ
るから、入力ポート２にその出力データＤＩ’　〜Ｄｎ
’　ｈ＜”　Ｏ”或いは１″に固定されるような異常が
発生した場合に於いても、その異常を検出することが可
能となる。

上述したようにすることにより、クロックサイクルｂに
於いて、データバス６にチェックパターンが出力される
ことになるが、マイクロプロセッサ１がデータバス６上
のデータを実際に読み込むのは、リード信号ＲＤがロー
アクティブになっている最後のＣＰＵクロックサイクル
ｄだけであり、ＣＰＵクロックサイクルａ　”−ｃに於
いてはデータを取り込まないものであるから、マイクロ
プロセッサ１がチェックパターンを読み込むことはない
。

第３図はチェックパターン挿入回路３の構成例を示すブ
ロック図であり、タイミング回路３１と、チェックパタ
ーン設定回路３２と、ｎ個のオアゲー）ＯＲ１〜ＯＲｎ
と、入力データ５の第１ビツト〜第ｎビツトＤ１〜Ｄｎ
がそれぞれ加えられ、タイミング回路３１の出力信号ｅ
が１″の間、アクティブ状態になるｎ個のバッファＢ１
〜Ｂｎと、チェックパターン設定回路３２から出力され
るｎビット構成のチェックパターンが加えられ、タイミ
ング回路の出力信号ｅがＯ″の間、アクティブ状態にな
るｎ個のバッファＢｌ’　〜Ｂｎ’　　とから構成され
ている。

タイミング回路３１にはマイクロプロセッサ１からのリ
ード信号ＲＤ及びクロック発生回路７からのＣＰＵクロ
ックＣＬＫが加えられており、リード信号ＲＤがローア
クティブになった直後のｌＣＰＵクロックサイクルの間
のみ、その出力信号ｅを“０″とする。チェックパター
ン設定回路３２はｎビットオール″０”の第１のチェッ
クパターン或いはｎビットオール”１”の第２のチェッ
クパターンを出力するものであり、タイミング回路３１
の出力信号ｅが“Ｏ″になる毎に、その出力を第１のチ
ェックパターンから第２のチェックパターンに、或いは
第２のチェックパターンから第１のチェックパターンに
交互に切換えるものである。

従って、リード信号ＲＤがローアクティブになった直後
のＩ　ＣＰＵクロックサイクルの間のみ、チェックパタ
ーン設定回路３２から出力されたｎビット構成の第１或
いは第２のチェックパターンがバッファＢ１”〜Ｂｎ”
及びオアゲーＦＯＲ１〜ＯＲｎを介して入力ポート２に
加えられることになる。

第４図はチェックパターン診断回路４の構成例を示すブ
ロック図であり、タイミング回路４１と、チェックパタ
ーン設定回路４２と、比較回路４３と、入力ポート２の
出力データＤＩ’　〜Ｄｎ’　が加えられるバッファ８
１１〜Ｂｉｎ、８２１〜Ｂ２ｎとから構成される装置 マイクロプロセッサ１からのリード信号ＲＤとクロック
発生回路７からのＣＰＵクロックＣＬＫとが加えられて
いるタイミング回路４１はリード信号ＲＤがローアクテ
ィブになった直後のＩ　ＣＰＵクロックサイクルの間の
みその出力信号ｆを１″とする。チェックパターン設定
回路４２はｎビットオール“Ｏ”の第１のチェックパタ
ーン或いはｎビットオール″１”の第２のチェックパタ
ーンを出力するものであり、タイミング回路４１の出力
信号ｆが１”になる毎に、その出力を第１のチェックパ
ターンから第２のチェックパターンに、或いは第２のチ
ェックパターンから第１のチェックパターンに切換える
ものである。尚、チェックパターン設定回路４２から出
力されるチェックパターンがチェックパターン挿入回路
３内のチェックパターン設定回路３２から出力されるチ
ェックパターンと一致するように初期設定しておくこと
が必要である。比較回路４３はタイミング回路４１の出
力信号ｆが“１”となったタイミングに於いて、チェッ
クパターン設定回路４２から出力されたチェックパター
ンとバッファＢ２１〜Ｂ２ｎを介して加えられる入力ポ
ート２の出力データＤ１°〜Ｄｎ’とを比較し、比較不
一致の場合、エラー信号ＥＲＲを出力する。ここで、リ
ード信号ＲＤがローアクティブになった直後のＩ　ＣＰ
ＬＪクロックサイクルの間は、人力ポート２からはチェ
ックパターン挿入回路３内のチェックパターン設定回路
３２から加えられたチェックパターンが出力されるもの
であるから、上記したタイミングに於いて、チェックパ
ターン設定回路４２から出力されるチェックパターンと
入力ポート２の出力データＤ１″〜Ｄｎ゛とを比較する
ことにより、入力ポート２に異常があるか否かを診断す
ることができる。

尚、上述した実施例に於いては、ｎビットオール“０″
の第１のチェックパターンとｎビットオール″１″の第
２のチェックパターンとの２種類のチェックパターンを
用いるようにしたが、チェックパターンの種類は１種類
であっても良く、またそのビット構成は上記したビット
構成に限られるものではない。また、チェックパターン
挿入回路３及びチェックパターン診断回路４の構成は上
記した実施例に限定されるものではなく、例えばタイミ
ング回路３１．４１及びチェックパターン設定回路３２
．４２を共用化する等種々の変形が可能である。

〔発明の効果〕

以上説明したように、本発明は、マイクロプロセッサが
データを入力する際にリード信号をアクティブにした直
後のＩ　ＣＰＵクロックサイクルの間、入力ポートに入
力データに代えて所定のチェックパターンを入力すると
共に、その間に入力ポートから出力されたデータがチェ
ックパターンと一致するか否かを調べるようにしたもの
であるから、従来例のように、入力ポートにパリティビ
ット等のような余分な信号を入力することなく、また、
データバスの異常とは独立に入力ポートに異常があるか
否かを診断することができる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
の動作説明図、 第３図はチェックパターン挿入回路３の構成例を示すブ
ロック図及び、 第４図はチェックパターン診断回路４の構成例を示すブ
ロック図である。 図に於いて、１・・・マイクロプロセッサ、２・・・入
力ポート、３・・・チェックパターン挿入回路、４・・
・チェックパターン診断回路、５・・・入力データ、６
・・・データバス、７・・・クロック発生回路、８・・
・アドレスバス、９・・・デコーダ、３１．４１・・・
タイミング回路、３２．４２・・・チェックパターン設
定回路、４３・・・比較回路、Ｂｌ　〜Ｂｎ、Ｂｌ’　
〜Ｂｎ’　、Ｂｌ　１〜ＢＩｎ、８２１〜Ｂ２ｎ−バッ
ファ、ＯＲ１〜ＯＲｎ・・・オアゲート。

Claims (1)

1. 【特許請求の範囲】 入力データをデータバスを介してマイクロプロセッサに
   入力する入力ポートの診断回路に於いて、前記マイクロ
   プロセッサがデータを入力する際にリード信号をアクテ
   ィブにした直後の１ＣＰＵクロックサイクルの間、前記
   入力ポートに入力データに代えて所定のチェックパター
   ンを入力するチェックパターン挿入回路と、 前記マイクロプロセッサがデータを入力する際にリード
   信号をアクティブにした直後の１ＣＰＵクロックサイク
   ルの間に於いて、前記入力ポートの出力データが前記チ
   ェックパターンと一致するか否かを調べるチェックパタ
   ーン診断回路とを備えたことを特徴とする入力ポート診
   断回路。