JPH02118847A - マイクロプロセッサ開発支援装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ開発支援装置に関し、特に
ターゲット・システムのマイクロプロセッサ用ソケット
と接続してターゲット・システムのエミュレーションを
行うマイクロプロセッサ開発支援装置に関する。

〔従来の技術〕

従来、マイクロプロセッサ開発支援装置は、ターゲット
・システムのエミュレーションとそのデバッグ機能を提
供してきた。ターゲット・システムとのインターフェー
スにおいても、マイクロプロセッサのエミュレーション
として可能な限りマイクロプロセッサ本来の機能と同等
の機能を有している。よって、はとんど本来のマイクロ
プロセッサと同様なインターフェースでターゲット・シ
ステムのデパックが行なえる。

しかし、最近のターゲット・システムの傾向として信頼
性向上を目的とした対策を組み込んだリ、あるいはマイ
クロプロセッサ自身が例えば複数個のマイクロプロセッ
サを使用し、互いに異常を検出、回復する機能（以降、
異常処理機能と呼ぶ）を有してきている。この為、この
種の機能のデバッグもマイクロプロセッサ開発支援装置
を用いて行なう必要があるが、特にマイクロプロセッサ
が故障した状態を発生させる為には、ターゲット・シス
テム自身にマイクロプロセッサの故障を起こさせる回路
を新たに追加してデバッグを行なわなければならなかっ
た。

次に、従来のマイクロプロセッサ開発支援装置について
図面を参照して説明する。

第３図は今回デパックの対象となるターゲット・システ
ムの一例であり、今後この種の信頼性向上を計ったシス
テムは増えてくると考えられる。

説明の都合上、マイクロプロセッサから出力される各種
制御信号は省略されている。

第３図に示されたターゲット・システムは、通常の動作
を行なう通常モードマイクロプロセッサ１０と、内部的
には通常モードマイクロプロセッサ１０とまったく同様
に命令を実行するが通常モードマイクロプロセッサ１０
の出力信号（例えばターゲットアドレス信号ＴＡＤ、タ
ーゲットデータＴＤＴ、制御信号等）を内部に読み込み
、内部で発生したデータと比較する監視モードマイクロ
プロセッサ２０と、ターゲットアドレス信号ＴＡＤによ
りターゲットデータＴＤＴの書き込み、読み出しをする
メモリ回路３０と■／○回路４０と、通常モードマイク
ロプロセッサ１０及び監視モードマイクロプロセッサ２
０の同期がずれたことを検出し、異常処理信号ＡＮＰ、
。

ＡＮＰ２によりその後の制御を行なう制御回路５０とを
備えた構成となっている。

このターゲット・システムが正常に動作している場合は
、マイクロプロセッサ１個のシステムとまったく同様に
動作する。

しかし、例えば通常モードマイクロプロセッサ１０がな
んらかの異常状態に陥った時、監視モードマイクロプロ
セッサ２０は内部で発生したデータと通常モードマイク
ロプロセッサ１０の出力信号とを比較してこれらの不一
致を検出し、通常モードマイクロプロセッサ１０が異常
であることを異常処理信号ＡＮＰ１．ＡＮＰ２により制
御回路５０に通知する。制御回路５０はこの時システム
に異常が発生したことを認識し、異常処理信号ＡＮＰＩ
、ＡＮＰ２により、このターゲットシステムの動作の停
止、必要情報の保持、ユーザへの異常発生通知等を行な
う。

第４図は従来のマイクロプロセッサ開発支援装置のター
ゲット・システムとのインターフェース部分のみ抜出し
たブロック図であり、入出力端子ＴＡ、Ｔｏ　、Ｔ　１
〜Ｔ６が通常モードマイクロプロセッサ１０用のソケッ
トと接続する。

内部マイクロプロセッサ１はターゲットアドレス信号Ｔ
ＡＤをアドレスバッファ回路２を経由してターゲット・
システムに出力する。また、ターゲットデータＴＤＴを
データバッファ回路３を介してターゲラＩ・・システム
に出力したり、逆に入力したりする。さらに、読み出し
信号ＲＤ、書き込み信号ＷＲ，メモリ要求信号Ｍ　ＲＱ
　、割り込み信号Ｉ　ＮＴ、初期化信号Ｒ３Ｔ及びクロ
ック信号ＣＬＫをそれぞれバッファ回ＦＩ＠４Ａ〜４Ｆ
を経由してターゲット・システムとの間で入出力する。

そして、ターゲットアドレス信号ＴＡＤ、ターゲットデ
ータＴＤＴ及び上記各制御信号を用いてターゲット・シ
ステムのエミュレーションを実行する。

制御信号のタロツク信号ＣＬＫに同期して内部マイクロ
プロセッサ１は動作し、初期化信号Ｒ３Ｔで初期化され
、割り込み信号ＩＮＴがアクティブになると割り込み動
作にはいる。また、メモリ回路３０に対し読み出し、書
き込みを行なう場合は、メモリ要求信号ＭＲＱをアクテ
ィブにし、そのとき読み出し信号ＲＤあるいは書き込み
信号ＷＲをアクティブにして実行する。

このほか第４図には記載されていないが、ブレーク機能
やトレース機能等を用いて実行の中断、実行履歴のチエ
ツク等を行ないデバッグを行なう。

しかし、第３図に示したようなターゲット・システムの
異常発生時のデバッグを、第４図に示したようなマイク
ロプロセッサ開発支援装置で行なおうとした場合、この
マイクロプロセッサ開発支援装置自身では異常状態を発
生させることはできない為、ターゲット・システム上に
異常発生機構を組み込んで異常処理機能のデバッグを行
なう必要があった。

〔発明が解決しようとする課題〕

上述した従来のマイクロプロセッサ開発支援装置は、異
常発生時のデバッグにおいて異常状態を発生させる機能
をもっていないので、マイクロプロセッサ自身に異常が
発生した際の機能を含めたデバッグをマイクロプロセッ
サ開発支援装置を使用して行なう場合、デバッグに必要
な異常を発生させる機能を含む異常処理機能をターゲッ
ト・システム上に持たせる等の処理が必要になり、本来
の機能のほかの回路規模が増大するという欠点があり、
また本来の機能を有しただけのターゲット・システムで
はデバッグが行なえないという問題点があった。

特に、ある特定タイミングで異常を発生させることはタ
ーゲット・システム上にかなりの規模の回路を組み込む
必要が生じ、実用上大きな問題がある。

本発明の目的は、ターゲット・システムの本来の機能の
ほかの回路規模を増大させることなく異常状態時のデバ
ッグを容易に行うことができるマイクロプロセッサ開発
支援装置を提供することである。

〔課題を解決するための手段〕

本発明のマイクロプロセッサ開発支援装置は、ターゲッ
ト・システムのマイクロプロセッサ用ソケットと接続し
ターゲットアドレス信号、ターゲットデータ及び各種制
御信号の伝達を行う複数の入出力端子と、前記ターゲッ
トアドレス信号を出力し前記ターゲットデータを入出力
し前記各種制御信号を入出力して前記ターゲット・シス
テムのエミュレーション処理を行う内部マイクロプロセ
ッサと、所定のタイミングで所定の期間、前記ターゲッ
ト・システムへ出力されるターゲットアドレス信号、タ
ーゲットデータ及び各種制御信号のうちの少なくとも１
つを所定のタイミングで通常動作時とは異なる状態にす
る異常発生部とを有している。

〔作用〕

本発明においては、ターゲット・システムへの出力信号
はユーザの指定した期間に、指定したレベルにすること
ができ、ターゲット・システムからみたマイクロプロセ
ッサが異常状態をとることが可能となる。この為、ター
ゲット・システムに対するマイクロプロセッサの異常状
態を指定したタイミングで簡単に発生させることができ
、マイクロプロセッサが異常になったときのデパックを
容易に実行することが可能になる９ 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すブロック図である
。

この実施例は、ターゲット・システムのマイクロプロセ
ッサ用ソケットと接続し、ターゲットアドレス信号ＴＡ
Ｄ、ターゲットデータＴＤＴ及び各種制御信号（ＴＲＤ
等）の伝達を行う入出力端子ＴＡ　、ＴＤ、’ｒ１〜Ｔ
６と、アドレスバッファ回路２を介して入出力端子ＴＡ
がらターゲットアドレス信号ＴＡＤを出力し、データバ
ッファ回路３を介して入出力端子ＴＤがらターゲットデ
ータＴＤＴを入出力し、バッファ回路４Ａ〜４８を介し
て入出力端子Ｔ２〜Ｔ６がら制御信号の書き込み信号Ｗ
Ｒ，メモリ要求信号ＭＲＱ３出方しかつ割り込み信号Ｉ
　ＮＴ、初期化信号Ｒ３Ｔ、タロツク信号ＣＬＫを入力
してターゲット・システムのエミュレーション処理を行
う内部マイクロプロセッサ１と、比較器５１及びＯＲゲ
ートＧ、を備え、ユーザが措定した所定のアドレス（Ｓ
ＡＤ）と内部マイクロプロセッサ１がらのターゲットア
ドレス信号ＴＡＤのアドレスとを比較しこれらが一致し
たとき、制御信号の１つの読み出し信号ＲＤを無効にし
て通常動作時とは異なる状態とし、また前記アドレスが
一致しないときには通常動作時の読み出し信号ＲＤをタ
ーゲット読み出し信号ＴＲＤとして入出力端子Ｔ１から
出力する異常発生部５とを有する構成となっている。

次に、この実施例の動作について説明する。

まず、第３図に示されたターゲット・システム上の通常
モードマイクロプロセッサ１０の代わりにこのマイクロ
プロセッサ開発支援装置を接続し、デバッグを行なう。

監視モードマイクロプロセッサ２０は監視モードになっ
ており、通常モードマイクロプロセッサ１０の代りのこ
のマイクロプロセッサ開発支援装置から出力されるター
ゲットアドレス信号ＴＡＤ、ターゲットデータＴＤＴ及
び各種制御信号等と内部で発生した状態とを比較し、不
一致が生じるとターゲット・システムは異常処理に遷移
する。

内部マイクロプロセッサ１がエミュレーション中には、
通常動作時では比較器５１から出力される一致信号ＤＳ
は低レベルとなっており、第４図に示されたマイクロプ
ロセッサ開発支援装置と同様の動作をする。

次に、異常処理機能のデバッグを行なうには、ユーザが
エミュレーションの開発前に異常状態（ここではターゲ
ット読み出し信号ＴＲＤがアクティブにならないように
すること）を発生させるアドレス（読み出し信号ＲＤが
アクティブになるアドレス）をセットアドレスＳＡＤと
して設定する。

エミュレーション開始後、ターゲットアドレス信号ＴＡ
ＤのアドレスがセットアドレスＳＡＤと一致すると比較
器５１は一致信号ＤＳを高レベルにする。

一致信号ＤＳが高レベルになるとＯＲゲートＧ１の出力
であるターゲット読み出し信号ＴＲＤは読み出し信号Ｒ
Ｄに関係なく必ず高レベルになる。この為、ターゲット
・システムでは当然アクティブになるべきターゲット読
み出し信号ＴＲＤがアクティブにならないので、異常状
態が発生したことになり、この種のデバッグが簡単に実
施できる。

すなわち、この例では、ある特定のアドレスのバスサイ
クルにおいて読み出し信号が出力されなくなり、ターゲ
ット・システム側からみた場合、通常モードのマイクロ
プロセッサが異常になったときのデバッグが容易に行な
えるようになる。

また、上記例では１つのバスサイクルのみ異常状態が発
生したが、比較器５１でセットアドレスの範囲を指定で
きるようにすれば、複数バスサイクルで異常状態が発生
することになる。

さらに、この比較器５１は、マイクロプロセッサ開発支
援装置が通常持っているブレーク回路の機能を流用する
ことが可能である為、従来のマイクロプロセッサ開発支
援装置の機能にわずかな回路の追加を行なうことで実現
可能である。

第２図は本発明の第２の実施例を示す回路図である。

この実施例のアドレスバッファ回路２Ａは、２つの論理
レベルのほかに高出力インピーダンスとなる機能をもっ
ており、スイッチＳ１．抵抗ＲＩ、増福器Ａ１を備えた
異常発生部５Ａにより、所定のタイミングで所定の期間
、アドレスバッファ回路２Ａを高出力インピーダンスと
してターゲットアドレス信号ＴＡＤを無効とし、異常状
態を発生させる構成となっている。

〔発明の効果〕

以上説明したように本発明は、ターゲット・システムへ
出力される信号の少なくとも１つを、所定のタイミング
で所定の期間、通常動作時とは異なる状態とする異常発
生部を設けた構成とすることにより、ターゲット・シス
テムの本来の機能のほかの回路規模を増大させることな
く異常状態時のデバッグを容易に行うことができる効果
がある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すブロック図及び回路図、第３図は従来のマイ
クロプロセッサ開発支援装置の動作を説明するためのタ
ーゲット・システムのブロック図、第４図は従来のマイ
クロプロセッサ開発支援装置の一例を示すブロック図で
ある。 １・・・内部マイクロプロセッサ、２．２＾・・・アド
レスバッファ回路、３・・・データバッファ回路、４Ａ
〜４Ｆ・・・バッファ回路、５，５Ａ・・・異常発生部
、１０・・・通常モードマイクロプロセッサ、２０・・
監視モードマイクロプロセッサ、３０・・・メモリ回路
、４０・・・Ｉ１０回路、５０・・・制御回路、５１・
・・比較器、Ａ、・・・増幅器、Ｇ、・・・ＯＲゲート
、Ｒ，・・・抵抗、Ｓｌ・・・スイッチ、ＴＡ、ＴＤ、
Ｔ。 〜Ｔ６・・・入出力端子。 代理人　弁理士　　内　原　　晋 りど因

Claims (1)

【特許請求の範囲】
1. 　ターゲット・システムのマイクロプロセッサ用ソケッ
   トと接続しターゲットアドレス信号、ターゲットデータ
   及び各種制御信号の伝達を行う複数の入出力端子と、前
   記ターゲットアドレス信号を出力し前記ターゲットデー
   タを入出力し前記各種制御信号を入出力して前記ターゲ
   ット・システムのエミュレーション処理を行う内部マイ
   クロプロセッサと、所定のタイミングで所定の期間、前
   記ターゲット・システムへ出力されるターゲットアドレ
   ス信号、ターゲットデータ及び各種制御信号のうちの少
   なくとも１つを所定のタイミングで通常動作時とは異な
   る状態にする異常発生部とを有することを特徴とするマ
   イクロプロセッサ開発支援装置。