JPS59216069A - 論理回路診断装置 - Google Patents
論理回路診断装置Info
- Publication number
- JPS59216069A JPS59216069A JP58090663A JP9066383A JPS59216069A JP S59216069 A JPS59216069 A JP S59216069A JP 58090663 A JP58090663 A JP 58090663A JP 9066383 A JP9066383 A JP 9066383A JP S59216069 A JPS59216069 A JP S59216069A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- timing
- memory
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は論理回路の診断装置に関し、特に２つの論理回
路を比較診断を行なう診断装置に関するものである。
路を比較診断を行なう診断装置に関するものである。
論理回路の診断装置において、２つの論理回路を比較し
診断する装置では、従来その診断するためのデータを作
成する場合、別の手段で良品であることを確認した論理
回路を基準として、その論理回路を診断装置上で動作さ
せ、出力信号の変化を期待値として、被診断論理回路と
の比較を行なっているが、そのデータ作成過程において
、出力信号は一つのテストサイクルにおいて一つのタイ
ミングにて格納しているため、論理回路内にメモリ回路
等、比較的動作速度の遅い回路を含んでいる場合、メモ
リ回路への格納時点の近傍で出力信号が変化する場合が
あシ、仮に基準として使用した回路では”１′もしくは
”０”として安定した期待値が得られる場合でも、被診
断回路上に実装される論理素子の動作速度のバラツキで
比較診断したときには不一致となる場合があり、論理素
子に許される動作速度のバラツキ内での変化に対しても
、診断結果不良と判定することになる。
診断する装置では、従来その診断するためのデータを作
成する場合、別の手段で良品であることを確認した論理
回路を基準として、その論理回路を診断装置上で動作さ
せ、出力信号の変化を期待値として、被診断論理回路と
の比較を行なっているが、そのデータ作成過程において
、出力信号は一つのテストサイクルにおいて一つのタイ
ミングにて格納しているため、論理回路内にメモリ回路
等、比較的動作速度の遅い回路を含んでいる場合、メモ
リ回路への格納時点の近傍で出力信号が変化する場合が
あシ、仮に基準として使用した回路では”１′もしくは
”０”として安定した期待値が得られる場合でも、被診
断回路上に実装される論理素子の動作速度のバラツキで
比較診断したときには不一致となる場合があり、論理素
子に許される動作速度のバラツキ内での変化に対しても
、診断結果不良と判定することになる。
本発明の目的は、比較診断を行なうため、回路素子の動
作速度のバラツキ等による論理回路動作速度のマージン
を考慮した診断プログラム（データ）を容易に作成でき
るデバッグ機能を有する論理回路診断装置を提供するこ
とにある。
作速度のバラツキ等による論理回路動作速度のマージン
を考慮した診断プログラム（データ）を容易に作成でき
るデバッグ機能を有する論理回路診断装置を提供するこ
とにある。
比較診断を行なうための基準となる期待値は、その使用
する回路素子、論理構造により、ある巾で動作速度にバ
ラツキが生ずるが、従来技術においては、基準となる回
路の動作結果をテストサイクル毎に１ポイントでレベル
を認識していたが、本発明ではテストサイクル毎に２ポ
イントで認識することによυ、動作マージンのない診断
プログラム（データ）をデバッグ機能として有し、かつ
基準回路のみで比較が行なえるようにしたものである。
する回路素子、論理構造により、ある巾で動作速度にバ
ラツキが生ずるが、従来技術においては、基準となる回
路の動作結果をテストサイクル毎に１ポイントでレベル
を認識していたが、本発明ではテストサイクル毎に２ポ
イントで認識することによυ、動作マージンのない診断
プログラム（データ）をデバッグ機能として有し、かつ
基準回路のみで比較が行なえるようにしたものである。
以下、本発明の一実施例を第２図によυ説明する。
ｇ２図は本発明の一実施例である論理回路診断装置であ
る。
る。
基準論理回路２、および被診断論理回路１、よｐ出力回
路２−１ 、１−１からの信号が、レシーバ回路３，４
に入力され、レシーバ回路４の出力はメモリ回路６およ
び選択回路９に接続する。
路２−１ 、１−１からの信号が、レシーバ回路３，４
に入力され、レシーバ回路４の出力はメモリ回路６およ
び選択回路９に接続する。
またレシーバ回路乙の出力は選択回路９の一方の入力に
接続する。選択信号Ｓは選択回路９および、ｉｏの選択
信号入力に接続し、各々レシーバからの信号の選択およ
びタイミング信号ＴＩ 。
接続する。選択信号Ｓは選択回路９および、ｉｏの選択
信号入力に接続し、各々レシーバからの信号の選択およ
びタイミング信号ＴＩ 。
Ｔ２のいづれか一方を選択する。選択されたレシーバ出
力信号およびタイミング信号はメモリ回路５に接続され
、メモリ回路５には被診断論理回路出力と基準論理回路
出方のいづれか一方の信号が、１丁１とＴ２のいづれか
のタイミングにて格納される。メモリ回路５および６の
出力は比較回路７に入力し、比較動作を行ない結果を処
理部８に入力する。
力信号およびタイミング信号はメモリ回路５に接続され
、メモリ回路５には被診断論理回路出力と基準論理回路
出方のいづれか一方の信号が、１丁１とＴ２のいづれか
のタイミングにて格納される。メモリ回路５および６の
出力は比較回路７に入力し、比較動作を行ない結果を処
理部８に入力する。
以上の本発明の実施例での動作説明をタイミングチャー
トを用いて説明する。
トを用いて説明する。
第６図はテストサイクルｎのタイミングチャートである
。ここでＴＩ、Ｔ２はメモリ回路５，６に対するゲート
タイミングである。
。ここでＴＩ、Ｔ２はメモリ回路５，６に対するゲート
タイミングである。
テストサイクルｎにおいて出力信号ａが入力されたとき
、メモリ回路６はＴ１のタイミングでゲートされる（出
力信号ａ）、ここで選択信号Ｓはモード切替として作用
し、データ人力ｅ、ａよりａを、トリガ入力としてＴ２
を選択することとする。このときメモリ回路５は出力信
号すを得る。ｂおよびＣの信号は比較回路７にて比較さ
れ、不一致信号ｄを出力し、処理部８に送るｄこのこと
より、タイミング信号Ｔ１とＴ２の間で、基準論理回路
の出力信号が変化した場合、不一致信号が得られる。
、メモリ回路６はＴ１のタイミングでゲートされる（出
力信号ａ）、ここで選択信号Ｓはモード切替として作用
し、データ人力ｅ、ａよりａを、トリガ入力としてＴ２
を選択することとする。このときメモリ回路５は出力信
号すを得る。ｂおよびＣの信号は比較回路７にて比較さ
れ、不一致信号ｄを出力し、処理部８に送るｄこのこと
より、タイミング信号Ｔ１とＴ２の間で、基準論理回路
の出力信号が変化した場合、不一致信号が得られる。
次に、本発明の他の実施例を第４図、第５図により説明
する。
する。
基準論理回路２および被診断論理回路１よシ、出力回路
２−１ 、１−１からの信号が、レシーバ回路３，４に
入力され、レシーバ回路４の出力はメモリ回路６および
選択回路９に接続する。またレシーバ回路乙の出力は選
択回路１１の一方の入力に接続する。選択信号Ｓは選択
回路１１および１０の選択信号入力に接続し、各々レシ
ーバからの信号の選択およびタイミング信号ｆ２ｇのい
づれか一方を選択する。選択されたレシーバ出力信号お
よびタイミング信号はメモリ回路５に接続され、メモリ
回路５には被診断回路出力と基準論理回路出力のいづれ
か一方の信号が、ｆとｇのいづれかのタイミングにおい
て格納される。
２−１ 、１−１からの信号が、レシーバ回路３，４に
入力され、レシーバ回路４の出力はメモリ回路６および
選択回路９に接続する。またレシーバ回路乙の出力は選
択回路１１の一方の入力に接続する。選択信号Ｓは選択
回路１１および１０の選択信号入力に接続し、各々レシ
ーバからの信号の選択およびタイミング信号ｆ２ｇのい
づれか一方を選択する。選択されたレシーバ出力信号お
よびタイミング信号はメモリ回路５に接続され、メモリ
回路５には被診断回路出力と基準論理回路出力のいづれ
か一方の信号が、ｆとｇのいづれかのタイミングにおい
て格納される。
メモリ回路５および６の出力は比較回路７に入力し、比
較動作を行ない、その結果を処理部９に入力する。処理
部９は１回の診断動作が終了したとき、比較回路からの
１一致”出力が得られればクロック分割回路の修正信号
りを出力するｄ第５図はテストサイクルｎにおけるタイ
ミングチャートである。ここでｆｌｇはメモリ回路５゜
６に対するゲートタイミングである。
較動作を行ない、その結果を処理部９に入力する。処理
部９は１回の診断動作が終了したとき、比較回路からの
１一致”出力が得られればクロック分割回路の修正信号
りを出力するｄ第５図はテストサイクルｎにおけるタイ
ミングチャートである。ここでｆｌｇはメモリ回路５゜
６に対するゲートタイミングである。
テストサイクルｎにおいて出力信号ａが入力されたとき
メモリ回路６はｆのタイミングでゲートされる（出力信
号Ｃ）、ここで選択信号Ｓはモード切替として作用し、
データ人力ｅ、ａよりａを選択し、トリガ入力としてｇ
を選択することとする。このときメモリ回路５は出力信
号ｌ〕を得る。ｂおよびＣの信号は比較回路７にて比較
され、比較結果信号ｄを出力し処理部９に送る。
メモリ回路６はｆのタイミングでゲートされる（出力信
号Ｃ）、ここで選択信号Ｓはモード切替として作用し、
データ人力ｅ、ａよりａを選択し、トリガ入力としてｇ
を選択することとする。このときメモリ回路５は出力信
号ｌ〕を得る。ｂおよびＣの信号は比較回路７にて比較
され、比較結果信号ｄを出力し処理部９に送る。
上記結果より、タイミング信号ｆとｇとの間で論理回路
の出力信号が変化した場合不一致信号が得られることに
なる。また、一致した場合は処理部より１つのテスト動
作の終了時にクロック分割値の修正信号を発生し、より
高速のテストザイクルにクロック分割回路出力を修正し
た後、次の診断動作を開始させることにより、診断速度
の最適値を自動的に求めることができる０ 〔発明の効果〕 本発明によれば、あらかじめ設定した２つのタイミング
信号の立上り（立下り）間で、論理回路からの出力信号
が変化した場合、不一致信号が、得られるため、診断用
データの作成時、データ（プログラム）に対するマージ
ンをチェックすることが可能となる。
の出力信号が変化した場合不一致信号が得られることに
なる。また、一致した場合は処理部より１つのテスト動
作の終了時にクロック分割値の修正信号を発生し、より
高速のテストザイクルにクロック分割回路出力を修正し
た後、次の診断動作を開始させることにより、診断速度
の最適値を自動的に求めることができる０ 〔発明の効果〕 本発明によれば、あらかじめ設定した２つのタイミング
信号の立上り（立下り）間で、論理回路からの出力信号
が変化した場合、不一致信号が、得られるため、診断用
データの作成時、データ（プログラム）に対するマージ
ンをチェックすることが可能となる。
また、被診断論理回路がない場合、基準論理回路のみを
使用し、データのマージン性のチェックが可能となる。
使用し、データのマージン性のチェックが可能となる。
第１図は従来技術における論理回路診断装置のブロック
図、第２図は本発明の一実施例を示すブロック図、第３
図は同じくタイミングチャート図である。 １ 被診断論理回路、 ２・・・基準論理回路、３．
４・・レシーバ回路、５，６・・・メモリ回路、７ 比
較回路、 ８・・・処理部、９．１０・・・選択
回路。 第 ｌ 図 第２図 」 第 ３図 １−一一一一一丁一一一 手続補正書（方式） 事件の表示 昭和 ５８ 年特許願第 ９０６６５号発明の名
称 論理回路診断装置 補正をする者 ＋Ｉ ＋１との１田！ 特 許 出 願 人名
＋６・ ’５１０１株式会ト！［］ 立 製
作 所代 理 人 明細書の第８頁第１０行目の１−ト図」の後に次の文章
を加入する。 ［、第４図は本発明の他の実施例による論理回路診断装
置を示すブロック図、第５図は第４図の動作説明に供す
るタイミングチャート図」以上
図、第２図は本発明の一実施例を示すブロック図、第３
図は同じくタイミングチャート図である。 １ 被診断論理回路、 ２・・・基準論理回路、３．
４・・レシーバ回路、５，６・・・メモリ回路、７ 比
較回路、 ８・・・処理部、９．１０・・・選択
回路。 第 ｌ 図 第２図 」 第 ３図 １−一一一一一丁一一一 手続補正書（方式） 事件の表示 昭和 ５８ 年特許願第 ９０６６５号発明の名
称 論理回路診断装置 補正をする者 ＋Ｉ ＋１との１田！ 特 許 出 願 人名
＋６・ ’５１０１株式会ト！［］ 立 製
作 所代 理 人 明細書の第８頁第１０行目の１−ト図」の後に次の文章
を加入する。 ［、第４図は本発明の他の実施例による論理回路診断装
置を示すブロック図、第５図は第４図の動作説明に供す
るタイミングチャート図」以上
Claims (1)
- １．２つの論理回路を比較し、診断する論理回路診断装
置において、一方の論理回路を基準として、その出力信
号を格納するメモリ回路と、他方の論理回路の出力信号
と、前記基準となる論理回路の出力信号とを選択し、前
記メモリ回路と異なるタイミングで格納するメモリ回路
と、前記２つのメモリ回路の出力を比較する比較回路と
から成り、基準となる論理回路と他方の論理回路との出
力信号の比較と、基準となる論理回路の２つの異なった
時点での出力信号の比較とを選択することを特徴とする
論理回路診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090663A JPS59216069A (ja) | 1983-05-25 | 1983-05-25 | 論理回路診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090663A JPS59216069A (ja) | 1983-05-25 | 1983-05-25 | 論理回路診断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59216069A true JPS59216069A (ja) | 1984-12-06 |
Family
ID=14004769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090663A Pending JPS59216069A (ja) | 1983-05-25 | 1983-05-25 | 論理回路診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59216069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02136768A (ja) * | 1988-11-17 | 1990-05-25 | Nec Corp | 半導体素子の比較試験回路 |
-
1983
- 1983-05-25 JP JP58090663A patent/JPS59216069A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02136768A (ja) * | 1988-11-17 | 1990-05-25 | Nec Corp | 半導体素子の比較試験回路 |
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