JPS603760A - プログラムアナライザ - Google Patents
プログラムアナライザInfo
- Publication number
- JPS603760A JPS603760A JP58112275A JP11227583A JPS603760A JP S603760 A JPS603760 A JP S603760A JP 58112275 A JP58112275 A JP 58112275A JP 11227583 A JP11227583 A JP 11227583A JP S603760 A JPS603760 A JP S603760A
- Authority
- JP
- Japan
- Prior art keywords
- program
- memory
- loop
- counter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明はｍｌンピュータシステムのプログラムエラーを
検出するためのプログラムアナライザに関するものであ
る。
検出するためのプログラムアナライザに関するものであ
る。
発明の背景
プログラムのエラーを検出するために行われるテストと
して、カバレージ情報（網羅率）に基づいてプログラム
のカバレージ検査を行う手法が知られている。カバレー
ジ検査にはその精密さのうンクによって種々のものがあ
るが、本件は０２カバレージに関するものである。ここ
で０２カバレージとは検査すべきプログラムのループ部
分に着目し、そのループを通る回数を測定することによ
ってプログラムの品質を評価するものである。
して、カバレージ情報（網羅率）に基づいてプログラム
のカバレージ検査を行う手法が知られている。カバレー
ジ検査にはその精密さのうンクによって種々のものがあ
るが、本件は０２カバレージに関するものである。ここ
で０２カバレージとは検査すべきプログラムのループ部
分に着目し、そのループを通る回数を測定することによ
ってプログラムの品質を評価するものである。
発明の目的
本発明は被検査システムを動作させて得られるアクセス
されたアドレスデータに基づいて、自動的にそのループ
を回る回数を測定すると共にそのループを脱する状態を
検査することができる０２カバレージ情報を得るプログ
ラムアナライザを提供することを目的とする。
されたアドレスデータに基づいて、自動的にそのループ
を回る回数を測定すると共にそのループを脱する状態を
検査することができる０２カバレージ情報を得るプログ
ラムアナライザを提供することを目的とする。
発明の構成と効果
本発明は中央演算装置と、該中央演算装置にＸスライン
を介して接続されプログラムを記憶するメモリと、を有
するコンピュータシステムのプログラムを解析するプロ
グラムアナライザであって、検査システムのアドレスバ
スに接続され、少なくとも検査対象となるプログラムの
メモリ内での保持領域に等しいアドレス空間を持ち、メ
モリのプログラムのループの開始点と終了点及び該ルー
プに引き続くステップのアドレスを記憶するピッ１−マ
ツプメモリと、ビットマツプメモリの出力に基ついて、
プログラムのループの開始点及び終了点のアドレスがア
クセスされた時にインクリメントされるカウンタと、ビ
ットマツプメモリの出力に基づいて、プログラムのルー
プに引き続くステップのアドレスがアクセスされた時の
カウンタの計数値を保持するヒストリメモリと、を具備
することを特徴とするものである。
を介して接続されプログラムを記憶するメモリと、を有
するコンピュータシステムのプログラムを解析するプロ
グラムアナライザであって、検査システムのアドレスバ
スに接続され、少なくとも検査対象となるプログラムの
メモリ内での保持領域に等しいアドレス空間を持ち、メ
モリのプログラムのループの開始点と終了点及び該ルー
プに引き続くステップのアドレスを記憶するピッ１−マ
ツプメモリと、ビットマツプメモリの出力に基ついて、
プログラムのループの開始点及び終了点のアドレスがア
クセスされた時にインクリメントされるカウンタと、ビ
ットマツプメモリの出力に基づいて、プログラムのルー
プに引き続くステップのアドレスがアクセスされた時の
カウンタの計数値を保持するヒストリメモリと、を具備
することを特徴とするものである。
このような特徴を有する本発明のプログラムアナライザ
によれば、被検査システムのＣＰＵの動作速度を低ドさ
せることなくループ回数を知ることが可能となる。叉そ
のループを脱出する経路を同時に知ることができるので
、デバッグ途中でプログラムの分４ｈ’が容易となり、
高品質のプログラムを効率良く開発することが可能とな
る。
によれば、被検査システムのＣＰＵの動作速度を低ドさ
せることなくループ回数を知ることが可能となる。叉そ
のループを脱出する経路を同時に知ることができるので
、デバッグ途中でプログラムの分４ｈ’が容易となり、
高品質のプログラムを効率良く開発することが可能とな
る。
実施例の説明
第１図は本発明によるプログラムアナライザを検査の対
象となるコンピュータシステムにｆＲｌ！し 。
象となるコンピュータシステムにｆＲｌ！し 。
た状態を示すブロック図である。本図において検査対象
となるコンピュータシステム１は中央演算装置（以下Ｃ
ＰＵという）２とその処理プログラム等を記憶するメモ
リ３とを有している。ＣＰＵ２とメモリ３とはコントロ
ールバス４．データバス５及びアドレスバス６によって
接続されζいる。
となるコンピュータシステム１は中央演算装置（以下Ｃ
ＰＵという）２とその処理プログラム等を記憶するメモ
リ３とを有している。ＣＰＵ２とメモリ３とはコントロ
ールバス４．データバス５及びアドレスバス６によって
接続されζいる。
さて本実施例のプログラムアナライザ１０は同じ＜ＣＰ
ＵＩＩとメモリ１２を有し、更に入力手段としてキーボ
ード等のキー人力装置１３．出力手段として表示器１４
がコントロールハス１５．データバス１６．アドレスバ
ス１７を介してＣＰＵ１１、メモリ１２に接続されてい
る。メモリ１２はＣＰＵＩＩの演算処理手順を記憶する
ものである。
ＵＩＩとメモリ１２を有し、更に入力手段としてキーボ
ード等のキー人力装置１３．出力手段として表示器１４
がコントロールハス１５．データバス１６．アドレスバ
ス１７を介してＣＰＵ１１、メモリ１２に接続されてい
る。メモリ１２はＣＰＵＩＩの演算処理手順を記憶する
ものである。
さて検査対象となるコンピュータシステム１のアドレス
バス６にマルチプレクー’Ｊｉ８，１９を介して２つの
ビットマツプメモリ２０．２１が夫々接続されζいる。
バス６にマルチプレクー’Ｊｉ８，１９を介して２つの
ビットマツプメモリ２０．２１が夫々接続されζいる。
マルチプレクサ１８はＣＰＵ１１のアドレスバス１７に
も接続され、それらを切換えてビットマツプメモリ２０
．２１をアクセスするもので洸）る。ビットマツプメモ
リ２０．．２．１は少なくとも検査対象どなるコンピュ
ータシステム１のメモリ３のプログラム領域に等しいア
ドレス空間に各１ビツトの容量を持つメモリである。
も接続され、それらを切換えてビットマツプメモリ２０
．２１をアクセスするもので洸）る。ビットマツプメモ
リ２０．．２．１は少なくとも検査対象どなるコンピュ
ータシステム１のメモリ３のプログラム領域に等しいア
ドレス空間に各１ビツトの容量を持つメモリである。
叉コンピュータシステム１のコントロールバス４にはプ
ログラムアナライザのタイミングコントロール回路２２
が接続されている。タイミングコントロール回路２２は
オペレーションコート“のアクセスに基づいて出力を出
すもので、その出力をアンド回１／３２３．２４に与え
る。アンド回路２３．２４の他方の入力端にはビットマ
ツプメモリ２０．２１の出力端が夫々接続されている。
ログラムアナライザのタイミングコントロール回路２２
が接続されている。タイミングコントロール回路２２は
オペレーションコート“のアクセスに基づいて出力を出
すもので、その出力をアンド回１／３２３．２４に与え
る。アンド回路２３．２４の他方の入力端にはビットマ
ツプメモリ２０．２１の出力端が夫々接続されている。
アンド回路２４の出力はカウンタ２５の入力醋１に与え
られ、アンド回路２３の出力は遅延回路２６を介してオ
ア回ｌＩ′８２７に与えられると共にヒストリメモリ２
８のライト制御端子に与えられている。カウンタ２５は
アンド回路２４より与えられるパルスをｄ１数するカウ
ンタであって、その計数出力はヒストリメモリ２８に接
続されておりオア回路２７からの入力によっ°ζリセソ
１−される。遅延回路２６はカウンタ２５の計数値がヒ
ストリメモリ２８に記憶された後にカウンタ２５をリセ
ットするためのものである。ヒストリメモリ２８ば後述
するようにプログラムの処理がループにさしかかる毎に
ループを回る回数に対応した計数値を記憶しておくもの
である。尚コントロール回Ｈ８２９はＣＰＵＬＬからの
制御に基づいてマルチプレクサ１８．１９、ビットマツ
プメモリ２０．２１及びオア回路２７とヒストリノそり
２８に制御タイミング信号を与えるものである。
られ、アンド回路２３の出力は遅延回路２６を介してオ
ア回ｌＩ′８２７に与えられると共にヒストリメモリ２
８のライト制御端子に与えられている。カウンタ２５は
アンド回路２４より与えられるパルスをｄ１数するカウ
ンタであって、その計数出力はヒストリメモリ２８に接
続されておりオア回路２７からの入力によっ°ζリセソ
１−される。遅延回路２６はカウンタ２５の計数値がヒ
ストリメモリ２８に記憶された後にカウンタ２５をリセ
ットするためのものである。ヒストリメモリ２８ば後述
するようにプログラムの処理がループにさしかかる毎に
ループを回る回数に対応した計数値を記憶しておくもの
である。尚コントロール回Ｈ８２９はＣＰＵＬＬからの
制御に基づいてマルチプレクサ１８．１９、ビットマツ
プメモリ２０．２１及びオア回路２７とヒストリノそり
２８に制御タイミング信号を与えるものである。
次にこのプログラムアナライザの動作について説明する
。第２図はコンピュータシステム１のメモリ３に記憶さ
れている被検査プログラムのフローチャートを示すもの
である。本図に示すようにステップＡ−Ｇの間でループ
が形成されており、そのループの間にステップＤの条件
イ１き分岐命令によってそのループを脱出する経路があ
るものとする。このようなプログラムを分析する場合に
、まずキー人力装置１３よりＣＰＵＩ １を介してビッ
トマツプメモリ２１にステップＡの先頭アドレスａｄｒ
ｌ、及びステップＧのアドレスａｄｒ２をあらかじめ記
憶させておくものとする。叉このループを脱出したステ
ップＨのアドレスａｄｒ３をビットマツプメモリ２０に
設定しておくものとする。さてこのような準（！ｉ１’
ｉを行った後、検査の対象となるコンピュータシステム
１を動作さ−Ｖる。そうすればＣＰＵ２は第２図に示す
フローチャー１−に従って動作しステップＡに入る。そ
の時アドレスバス６よりアｌ”レスａｄｒｌがアクセス
されるため、マルチプレクサ１９を介してそのアドレス
データがピノ１−マツプメモリ２１に与えられ、ビット
マツプメモリ２１は出力を出しアンド回路２４を介して
カウンタにパルスを加える。更にステップＧまで進むと
同様にしてビットマツプメモリ２１より出力が伝わりカ
ウンタ２５をインクリメントする。このようにＡ −Ｇ
で構成されるループを回る毎にカウンタ２５は２づつイ
ンクリメントされることになる。そしてこのループをス
テップＧから脱しζステップＩ］に達するとアドレスａ
ｄｒ３がアクセスされるので、ビットマツプメモリ２０
が出力を出し、アンド回路２３を介してその時のカウン
タ２５の計数値をヒストリメモリ２８に記憶させる。そ
して遅延回路の遅延時間経過後オア回路２７を介してカ
ウンタ２５をリセットする。このようにループ部分を通
過した場合にはヒストリノそり２８にある計数値が記憶
されていくこととなる。
。第２図はコンピュータシステム１のメモリ３に記憶さ
れている被検査プログラムのフローチャートを示すもの
である。本図に示すようにステップＡ−Ｇの間でループ
が形成されており、そのループの間にステップＤの条件
イ１き分岐命令によってそのループを脱出する経路があ
るものとする。このようなプログラムを分析する場合に
、まずキー人力装置１３よりＣＰＵＩ １を介してビッ
トマツプメモリ２１にステップＡの先頭アドレスａｄｒ
ｌ、及びステップＧのアドレスａｄｒ２をあらかじめ記
憶させておくものとする。叉このループを脱出したステ
ップＨのアドレスａｄｒ３をビットマツプメモリ２０に
設定しておくものとする。さてこのような準（！ｉ１’
ｉを行った後、検査の対象となるコンピュータシステム
１を動作さ−Ｖる。そうすればＣＰＵ２は第２図に示す
フローチャー１−に従って動作しステップＡに入る。そ
の時アドレスバス６よりアｌ”レスａｄｒｌがアクセス
されるため、マルチプレクサ１９を介してそのアドレス
データがピノ１−マツプメモリ２１に与えられ、ビット
マツプメモリ２１は出力を出しアンド回路２４を介して
カウンタにパルスを加える。更にステップＧまで進むと
同様にしてビットマツプメモリ２１より出力が伝わりカ
ウンタ２５をインクリメントする。このようにＡ −Ｇ
で構成されるループを回る毎にカウンタ２５は２づつイ
ンクリメントされることになる。そしてこのループをス
テップＧから脱しζステップＩ］に達するとアドレスａ
ｄｒ３がアクセスされるので、ビットマツプメモリ２０
が出力を出し、アンド回路２３を介してその時のカウン
タ２５の計数値をヒストリメモリ２８に記憶させる。そ
して遅延回路の遅延時間経過後オア回路２７を介してカ
ウンタ２５をリセットする。このようにループ部分を通
過した場合にはヒストリノそり２８にある計数値が記憶
されていくこととなる。
続いてこのヒストリメモリ２８のデータをＣＰＵ１ｌを
介して表示器１４に表示させてプログラムを解析する。
介して表示器１４に表示させてプログラムを解析する。
ここでこのループはジャンプ命令等によっ°Ｃループの
途中から始まるごとはなく、必ずステップ八より開始す
るものとすると、カウンタ値が偶数である場合にはステ
ップ八〜ＧのループにおいてステップＧを通って終了し
たことがわかる。叉カウンク値が奇数であればループ途
中の条件付き分岐命令であるステップＤを通ってこのル
ープを脱したことがわかる。さらにＡ−Ｇのループを回
る毎にカウンタが２づつインクリメントされているため
、カウンタの計数値の１／２がループを回った回数とな
っている。このようにヒストリメモリ２８に記憶されて
いる計数値を分析することによって、被検査システムの
プログラムの動作状態を地理することができる。叉ヒス
トリメモリ２８のデータからループ回数をヒストグラム
等によっ゛Ｃ表示させてプログラムの動作ナスト状況を
表示器１４に表示させるごともできる。
途中から始まるごとはなく、必ずステップ八より開始す
るものとすると、カウンタ値が偶数である場合にはステ
ップ八〜ＧのループにおいてステップＧを通って終了し
たことがわかる。叉カウンク値が奇数であればループ途
中の条件付き分岐命令であるステップＤを通ってこのル
ープを脱したことがわかる。さらにＡ−Ｇのループを回
る毎にカウンタが２づつインクリメントされているため
、カウンタの計数値の１／２がループを回った回数とな
っている。このようにヒストリメモリ２８に記憶されて
いる計数値を分析することによって、被検査システムの
プログラムの動作状態を地理することができる。叉ヒス
トリメモリ２８のデータからループ回数をヒストグラム
等によっ゛Ｃ表示させてプログラムの動作ナスト状況を
表示器１４に表示させるごともできる。
尚本実施例は説明を容易にするために２つのピントマツ
プメモリを持ち、夫々゛をカウンタのインクリメント用
及びカウンタ値のストア用としζ用いたが、各アドレス
について２ビツトの客車を持つビットマツプメモリを用
いてその読出したデータに基づいてカウンタをインクリ
メン１−シ、又はそのカウンタ値をストアするようにし
てもよい。
プメモリを持ち、夫々゛をカウンタのインクリメント用
及びカウンタ値のストア用としζ用いたが、各アドレス
について２ビツトの客車を持つビットマツプメモリを用
いてその読出したデータに基づいてカウンタをインクリ
メン１−シ、又はそのカウンタ値をストアするようにし
てもよい。
第１図は本発明によるプログラムアナライザを検査の対
象となるコンピュータシステムに接続した状態を示すブ
ロック図、第２図は被検査システムのメモリに記憶され
たプログラムを示す図である。 １−−−−−−コンピュータシステム ２． ｌ Ｌ−
−−−−ＣＰＵ ３，１２−−面メモリ ｌ ８． ｌ
９−−−−−マルチプレクサ ２ｏ、２１−曲−ビッ
トマツプメモリ ２３ 、 ２４−−−−アンド回路
２５−一カウンタ ２７−−−−−オア回路 ２８−曲
−ヒストリメモリ 特許出願人 立石電機株式会社 代理人 弁理士 岡本宜Ｎ（化１名）
象となるコンピュータシステムに接続した状態を示すブ
ロック図、第２図は被検査システムのメモリに記憶され
たプログラムを示す図である。 １−−−−−−コンピュータシステム ２． ｌ Ｌ−
−−−−ＣＰＵ ３，１２−−面メモリ ｌ ８． ｌ
９−−−−−マルチプレクサ ２ｏ、２１−曲−ビッ
トマツプメモリ ２３ 、 ２４−−−−アンド回路
２５−一カウンタ ２７−−−−−オア回路 ２８−曲
−ヒストリメモリ 特許出願人 立石電機株式会社 代理人 弁理士 岡本宜Ｎ（化１名）
Claims (2)
- （１）中央演算装置と、該中央演算装置にパスラインを
介して接続されプログラムを記憶するメモリと、を有す
るコンピュータシステムのプログラムを解析するプログ
ラムアナライザであって、前記検査システムのアドレス
バスにｔＲＩＮされ、少なくとも検査対象となるプログ
ラムの前記メモリ内での保持領域に等しいアドレス空間
を持ち、前記メモリのプログラムのループの開始点と終
了点及び該ループに引き続くステップのアドレスを記憶
するビットマツプメモリと、 前記ビットマツプメモリの出力に基づいて、前記プログ
ラムのループの開始点及び終了点のアドレスがアクセス
された時にインクリメントされるカウンタと、 前記ビットマツプメモリの出力に′基づいて、前記プロ
グラムのループに引き続くステップのアドレスがアクセ
スされた時の前記カウンタのＲ↑数値を保持するヒスト
リメモリと、を具備することを特徴とするプログラムア
ナライザ。 - （２）前記ビットマツプメモリはプログラムのループの
開始点と終了点のアドレスを記憶する第１のビットマツ
プメモリと、該ループに引き続くステップのアドレスを
記憶する第２のビットマツプメモリとから成るものであ
ることを特徴とする特許請求の範囲第１項記載のプログ
ラムアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112275A JPS603760A (ja) | 1983-06-22 | 1983-06-22 | プログラムアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112275A JPS603760A (ja) | 1983-06-22 | 1983-06-22 | プログラムアナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603760A true JPS603760A (ja) | 1985-01-10 |
Family
ID=14582617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112275A Pending JPS603760A (ja) | 1983-06-22 | 1983-06-22 | プログラムアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62106552A (ja) * | 1985-11-01 | 1987-05-18 | Fujitsu Ltd | ル−プ検出装置 |
-
1983
- 1983-06-22 JP JP58112275A patent/JPS603760A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62106552A (ja) * | 1985-11-01 | 1987-05-18 | Fujitsu Ltd | ル−プ検出装置 |
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