JPS603762A - プログラムアナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明はコンピュータシステムのプログラムエラーを検
出するためのプログラムアナライザに関するものである
。

発明の背景 プログラムのエラーを検出するために行われるテストと
して、カバレージ情報（網羅率）に基づいてプログラム
のカバレージ検査を行う手法が知られている。カバレー
ジ検査にはその精密さのランクによって種々のものがあ
るが、本件はＣ１カバレージに関するものである。ここ
でＣ１カバレージとは検査すべきプログラムの分岐命令
に着目し、そのプログラムの全てのバスを通過するがど
うかをチェックする手法であるとする。

発明の目的 本発明は被検査システムを動作させて得られるアクセス
されたアドレスデータに基づいて、所定アドレス範囲の
処理が行われる時に自動的にその分岐を判定すると共に
、Ｃ１カバレージ情報を得ることのできるプログラムア
ナライザを提供することを目的とする。

発明の構成と効果 本発明は、中央演算装置と、該中央演算装置にパスライ
ンを介して接続されプログラムを記憶するメモリとを有
するコンピュータシステムのプログラムを解析するプロ
グラムアナライザであって、被検査システムのデータバ
スに接続されその分岐命令を検出する命令デコーダと、
被検査システムにおいてオペレーションコードを記憶す
る番地のアクセス時のタイミング信号を検出するタイミ
ングコントロール回路と、タイミングコントロール回路
の出力に基づいて命令デコーダの出方を遅延させる手段
を有し、被検査システムの分岐命令と引き続く命令のア
クセス時に出方を出ず読込信号発生手段と、被検査シス
テムのアドレスバスに接続され被検査システムが所定の
範囲のアドレスをアクセスする時に読込信号発生手段を
動作させるアドレス検知手段と、被検査システムのアド
レスバスに接続され、読込信号発生手段の出力に基づい
てアクセスされるアドレスを記憶するヒストリメモリと
、ヒストリメモリに記憶されたアドレスデータに基づい
て分岐命令による分岐の有無を判定する分岐判定手段と
、を具備することを特徴とするものである。

このような特徴を有する本発明によれば、被検査システ
ムを実行させた時にあらかじめ設定した範囲のアドレス
がアクセスされれば分岐部分のアドレスのデータがヒス
トリメモリに得られる。そしてこのヒストリメモリのデ
ータによって、Ｃ１カバレージ情報を直接収集すること
が可能となり、被検査システムのプログラムの品質を把
握することができる。叉テスト漏れによるバグをなくす
ることも可能であり、叉効率的なデバッグ作業を行うこ
とが可能となる。叉ヒストリメモリには被検査システム
がアクセスした全てのアドレスではなく条件分岐部分だ
けのデータが蓄積されているため、デバッグの作業にお
いて処理されたプログラムのトレースを効率的に行うこ
とが可能となる。

更にヒストリメモリのデータに基づいて更に高度なＣ２
，Ｃ３の情報を得ることも可能となる。

実施例の説明 第１図は本発明の第１の実施例によるプログラムアナラ
イザを検査の対象となるコンピュータシステムに接続し
た状態を示すブロック図である。

本図において検査対象となるコンピュータシステム１は
中央演算装置（以下ＣＰＵという）２とその処理プログ
ラム等を記憶するメモリ３とを有している。ＣＰＵ２と
メモリ３とはコントロールハス４．データバス５及びア
ドレスバス６によって接続されている。さて本実施例の
プログラムアナライザ１０は同じ（ＣＰＵ１１とメモリ
１２を有し、更に入力手段としてキーボード等のキー入
力装置１３、出力手段として表示器１４がコントロール
バス１５．データバス１６．アドレスバス１７を介して
ＣＰＵ１１、メモリ１２に接続されている。メモリ１２
はＣＰＵ１１の演算処理手順を記憶するプログラム領域
と、後述するチェックポイントアドレステーブルとを有
するものである。

さて検査対象となるコンピュータシステム１のデータバ
ス５にプログラムアナライザ１０のデコーダ１８が接続
されている。デコーダ１８はデータバス５に得られる条
件付分岐命令のオペレーションコード（以下ＯＰコード
という）をデコードするものであって、データバス５に
分岐命令が現れた場合に出力をアンド回路１９に与える
。叉コンピュータシステム１のアドレスバス６にはマル
チプレクサ２０を介してビットマツプメモリ２１が接続
されている。マルチプレクサ２０はＣＰＵ１１のアドレ
スバス１７にも接続され、それらを切換えてビットマッ
プメモリ２１をアクセスするものである。ビットマップ
メモリ２１は少なくとも検査対象となるコンピュータシ
ステム１のメモリ３のプログラム領域に等しいアドレス
空間に各１ビットの容量を持つメモリであって、後述す
るようにあらかじめ検査の対象とするプログラムが記述
されているアドレスに全て１のビットを立てておくもの
とする。ビットマップメモリ２１は被検査システムのＣ
ＰＵ２の処理速度に対応させて適宜高速型のものを用い
れば、その処理速度に追従させることができる。ビット
マツプメモリ２１の出力はアンド回路１９に与えられる
。アンド回路１９はその論理積出力をＤ型フリップフロ
ップ２２とオア回路２３に与える。叉コンピュータシス
テム１のコントロールバス４には、プログラムアナライ
ザのタイミングコントロール回路２４が接続されζいる
。タイミングコントロール回路２４はＯＰコードのアク
セスに基づいて出力を出すもので、その出力をＤ型フリ
ップフロップ２２のＴ入力端子とアンド回路２５に与え
る。Ｄ型フリップフロップ２２はデコーダ１８の出力を
１パルス分遅延させるものであって、そのＱ出力はオア
回路２３に与えられる。オア回路２３はこれらの論理和
出力をアンド回路２５に与える。アンド回路１９、Ｄ型
フリップフロップ２２．オア回路２３、及びアンド回路
２５はヒストリメモリ２６に対するアドレスデータ読込
信号の発生回路を構成しており、アンド回路２５は論理
積出力を読込信号としてヒストリメモリ２６に与える。

ヒストリメモリ２６はデータ入力端がコンピュータシス
テム１のアドレスバス６に接続されており、読込信号が
与えられた時にＣＰＵ２によってアクセスされているメ
モリ３のアドレスを順次保持するものである。さてヒス
トリメモリ２６の出力はコントロール回路２７によって
読み出される。

第２図（ａ）、（ｂ）はコンピュータシステム１のメモ
リ３に記憶されている被検査プログラムのオブジェクト
コードが記述されたメモリマップとそのフローチャート
を示すものである。本図に示すようにステップＡ〜Ｉを
含むプログラムがメモリ３に記憶されており、夫々のス
テップの先頭アドレスを図示のようにアドレスａｄｒ１
〜ａｄｒ９とする。そしてこのプログラムアナライザで
はステップＡ〜■までの部分、即らアドレスａｄｒ１〜
ａｄｒ９までの部分についてプログラムの分析を行うも
のとすればビットマップメモリ２１にはアドレスａｄｒ
１〜ａｄｒ９に対応する部分についてのビットを立てて
おくものとする。

次にこのプログラムアナライザの動作について波形図を
参照しつつ説明する。第３図はブロック図に符号で示し
た各部の波形を示す波形図であるプログラムの分析を行
う前にまずキー入力装置１３よりＣＰＵ１１を介して、
ビットマップメモリ２１の所定部分に即ちアドレスａｄ
ｒ１〜ａｄｒ９に１を記憶させておくものとする。そし
て検査の対象となるコンピュータシステム１を動作させ
る。そうすればＣＰＵ２は第２図（ｂ）に示すフローチ
ャートに従って動作し、分岐命令が記述されているステ
ップＢ、Ｆ、Ｈにおいてその時の条件に従って適宜分岐
して処理を進める。そしてコンピュータシステム１のア
ドレスバス６上に現れるアドレスがａｄｒ１となれば、
第３図（ａ）に示すようにビットマップメモリ２１は出
力を出す。しかしアドレスａｄｒ１の場合はデコーダ１
８は出力を出さないのでフリップフロップ２２がセット
されることはない。ここでプログラムアナライザ１０ば
タイミングコントロール回路２４によってＯＰコードの
アドレスがアクセスされた時に出力を出しており、叉デ
コーダ１８は分岐命令をデコートして出力を出している
（第３図（ａ）、第３図（ｃ））。そしてデータバス５
のデータが分岐命令であれば第３図（ａ）に示すように
デコーダ１８は、出力をアンド回路１９を介してＤ型フ
リップフロップ２２に与えこのフリップフロップ２２を
セットする。そして同時にオア回路２３．アンド回路２
５を介してヒストリメモリ２６に読込信号を与え、その
時にアクセスされているアドレスバス６上のアドレスを
ヒストリメモリ２６に取り込む。第３図（ｂ）、（ｄ）
は、読込信号出力によってアドレスバスのアドレスａｄ
ｒ２をヒストリメモリ２６に取り込んだ状態を示すもの
である。続いてタイミングコントロール回路２４よりＤ
型フリップフロップ２２に出力が与えられるとＤ型フリ
ップフロップ２２がＱ出力を出し、オア回路２３．アン
ド回路２５を介してヒストリメモリ２６に第３図（ｂ）
、（ｄ）に示すように次にアクセスされるアドレスａｄ
ｒ３を取り込む。このようにして分岐命令が記憶されて
いるアドレス、この場合はａｄｒ２とその次にアクセス
されるアドレスａｄｒ３が第４図に示すようにヒストリ
メモリ２６に記憶される。続いてプログラムの処理が進
んで次に分岐命令が記述されたステップＦに達すると、
同様にしてタイミングコントロール回路２４とデコーダ
１８の出力によりその時のアドレスａｄｒ６がヒストリ
メモリ２Ｇに取り込まれ、更にそのステップ以後にアク
セスされたアドレスがヒストリメモリ２６に取り込まれ
る。この場合例えば分岐命令によってステップにを介す
ることなくステップ１１に処理が移行したとすると、ア
ドレスａｄｒ６の次にアドレスａｄｒ８がアクセスされ
、ヒストリメモリ２６にもアドレスａｄｒ６の次にアド
レスａｄｒ８が記憶される。

同様にして分岐命令のステップ１１のアドレスａｄｒ８
と、その次にアクセスされるアドレスａｄｒ２がヒスト
リメモリ２６に記憶され、以後同様の処理を繰り返す。

そして第２図（ｂ）の処理ステップ１に達するとビット
マップメモリ２１からは出力が得られなくなるので、以
後ヒストリメモリ２６へのデータの取込みが禁止される
。このようにしてヒストリメモリ２６へのデータ収納が
終了するが、種々の条件を変更することによって設定し
たアドレスａｄｒ１〜ａｄｒ９までのプログラムの範囲
内で全ての分岐するパスを通らせるように条件を種々に
設定し、必要な回数だけこのプログラムを走らせる。こ
うしてヒストリメモリ２６に分岐命令のアドレスと、そ
の次にアクセスされたアドレスのデータを記憶していく
。このようにしてコンピュータシステム１の動作を終え
、次にこのヒストリメモリ２６のデータに従ってプログ
ラムを分析する過程に入る。

第５図はＣＰＵ１１の処理を示すフローチャートであり
、第６図はメモリ１２のチェックポイントアドレスのテ
ーブルである。チェックポイントアドレステーブルは分
岐命令のアドレスに基づいて構成され、そのアドレスと
引き続くアドレス（以下ネキストアドレスという）、及
び処理がいずれに進んだかを示ずネキストフラグ、分岐
フラグから成るものである。さて動作を開始するとまず
ステップ３０においてヒストリメモリ２６の先頭レコー
ド、例えば第４図のヒストリメモリ２６のデータの場合
にはアドレスａｄｒ２にセットする。そしてステップ３
１においてヒストリメモリ２６の全レコードの走査が終
了したかどうかをチェックし、終了していなりればステ
ップ３２においてごの検査中アドレスは分岐命令のアド
レスか否かを調べる。

これが分岐命令アドレスであればヒストリメモリ２６内
の次のレコードのアドレスと、分岐命令の次の命令アド
レスとが一致するかどうかをチェックする。これが一致
すれば分岐命令によって分岐せずに処理が進行したとい
うことが判るのてネキストフラグをセットし、一致しな
りれば分岐命令によって分岐したということが判るので
分岐フラグをセットする（ステップ３６．３７）。例え
ば第４図のヒストリメモリ２６のデータ例ではアドレス
ａｄｒ２の次にアドレスａｄｒ３が記憶されており、こ
れはここでは分岐が起こらずプログラムがそのまま進行
したということを示しているのでネキストフラグが立て
られる。そしてステップ３８に進んでヒストリメモリ２
６の次のレコード即ちアドレスａｄｒ３にセットしてス
テップ３１に戻る。この場合には未だ全ての走査が完了
していないので、ステップ３２に進んでこれが分岐命令
アドレスであるかどうかをチェックする。アドレスａｄ
ｒ３は分岐命令のアドレスではないのでステップ３３か
ら３８に飛び、ヒストリメモリ２６の次のレコードにセ
ットを移してステップ３１に戻る。さて次のアドレスａ
ｄｒ６は分岐命令アドレスであるのでステップ３４に進
む。この場合はヒストリメモリ２６内の次のレコードの
アドレス、即ちａｄｒ８と分岐命令アドレスの次の命令
アドレス即ちアドレスａｄｒ７とは一致しない。従って
ごの場合分岐が行われたということがわかるのでステッ
プ３７に進んで分岐フラグをセットする。

このようにして分岐命令アドレスがある毎にその分岐が
行われたかどうかをチェックして、ネキストフラグもし
くは分岐フラグをセットする。

ここでプログラムの処理がいずれの分岐命令でも分岐す
ることなく終了した場合には、第６図において各分岐命
令アドレスに対してネキストフラグ、又は分岐フラグが
立つためこのフラグ領域の半分が０のままとなる。しか
しヒストリメモリ２６に第５図に示すらうな処理結果が
得られた場合には、第６図に示したネキストフラグ、及
び分岐フラグの全てが１となる。このように双方のフラ
グが全てが１なった場合には第２図（ｂ）に示したフロ
ーチャートの全てのパスを通過していることが判る。

次に第７図を参照しつつ本発明の第２の実施例について
説明する。第７図はこの実施例のプログラム分析ライザ
ザを検査対象となるコンピュータシステムに接続した状
態を示すブロック図である。

本図において前述した第１の実施例と同一部分には同一
符号を用いている。本実施例は第１実施例のビットマッ
プメモリ２１の代わりにアドレス比較回路２８を用いた
ものである。アドレス比較回路２８も前述したビットマ
ップメモリ２１と同じく、ＣＰＵ２によってアクセスさ
れるアドレスが所定範囲内にあるときに出力を出すもの
であって、その出力をアンド回路１９に与える。

第８図はこのアドレス比較回路２８の詳細を示すブロッ
ク図である。このアドレス比較回路２８は図示のように
複数の比較部から成り立っている。

即ちレジスタ４０．４１はプログラム分析の対象となる
アドレスの上限値及び下限値を人々記憶するレジスタで
あって、その記憶データはＣＰＵ１１からデータバス１
６を介して与えられる。レジスタ４０．４１の出力は夫
々比較回路４２．４３に与えられている。比較回路４２
．４３の他方の入力は被検査システムであるコンピュー
タシステム１のアドレスバス６に接続され、レジスタ４
０、４１に保持されているアドレスデータとＣＰＵ２が
アクセスするアドレスとを比較するものである。

ＣＰＵ２がアクセスするアドレスがレジスタ４０、に保
持されている上限値のアドレスよりも大きく、レジスタ
４１に保持されている下限値のアドレスデータよりも小
さければ、比較回路４２．４３は共に出力を出しその論
理積出力がアンド回路４４を介してオア回路４５に与え
られる。このようにレジスタ４０，４１、比較回路４２
．４３とアンド回路４４とは１つの比較部を形成してい
る。このような比較部は１つであってもよく叉、同一の
構成から成る比較部を夫々アドレスの上下限値を異にし
て必要に応じて複数個同時に設けておいてもよい。第１
回路４５はこれらの各比較部からの出力の論理和信号を
第７図のアンド回路１９に与えるものである。このよう
にすれば前述した第１の実施例と同様にＣＰＵ２が所定
のアドレス範囲をアクセスする場合にのみオア回路４５
を介してアンド回路１９に信号が与えられるため、デコ
ーダ１８のデコード出力を有効とすることができる。

その他の動作については第１実施例と同様であり、設定
したアドレスバスについて分岐部分のデータをヒストリ
メモリに記憶させて分析を行う。このようにすれば必要
なプログラムが記述されでいる領域だけについて直接Ｃ
１カバレージの情報を収集することが可能となる。更に
ヒストリメモリのアドレスデータに基づいて、よりレヘ
ルの高いＣ２，Ｃ３等のカバレージ情報も得ることがで
きる。

【図面の簡単な説明】

第１図は本発明によるプログラムアナライザを検査の対
象となるコンピュータシステムに接続した状態を示すブ
ロック図、第２図（ａ）はオブジェクトプログラムが記
述されたメモリ３のメモリマップ、第２図（ｂ）はその
フローチャート、第３図はプログラムアナライザの各部
の波形を示す波形図、第４図はヒストリメモリ２６の記
憶内容を示す図、第５図はヒストリメモリ２６のアドレ
スデータに基づいて処理を行う場合のＣＰＵ１１の動作
を示すフローチャート、第６図はメモリ１２のチェック
ポイントアドレステーブルを示す図、第７図は本発明の
他の実施例のプログラムアナライザを検査対象となるコ
ンピュータシステムに接続した状態を示すブロック図、
第８図はそのアドレス比較回路の詳細を示ずブロック図
である。 １・・・・コンピュータシステム　２．１１・・・・Ｃ
ＰＵ　３、１２・・・・・・メモリ　１８・・・・・・
デコーダ　２１・・・・・ビットマップメモリ　２２・
・・・・・Ｄ型フリップフロップ　２３・・・・・・・
オア回路　２４・・・・・・タイミングコントロール回
路　２６・・・ヒストリメモリ　２８・・・・・アドレ
ス比較回路４０、４１・・・・・レジスタ　４２、４３
・・・・比較回路　４４・・・アンド回路　４５・・・
オア回路 特許出願人　立石電機株式会社 代理人　弁理士　岡本官喜（化１名） 第２図（ａ） 第２図（ｂ）

Claims (3)

【特許請求の範囲】
1. （１）中央演算装置と、該中央演算装置にパスラインを
   介して接続され、プログラムを記憶するメモリとを有す
   るコンピュータシステムのプログラムを解析するプログ
   ラムアナライザであって、前記被検査システムのデータ
   バスに接続され、その分岐命令を検出する命令デコーダ
   と、前記被検査システムにおいてオペレーションコード
   を記憶する番地のアクセス時のタイミング信号を検出す
   るタイミングコントロール回路と、前記タイミングコン
   トロール回路の出力に基づいて前記命令デコーダの出力
   を遅延させる手段を有し、前記被検査システムの分岐命
   令と引き続く命令のアクセス時に出力を出す読込信号発
   生手段と、 前記被検査システムのアドレスバスに接続され、前記被
   検査システムが所定の範囲のアドレスをアクセスする時
   に、前記読込信号発生手段を動作させるアドレス検知手
   段と、 前記被検査システムのアドレスバスに接続され、前記読
   込信号発生手段の出力に基づいてアクセスされるアドレ
   スを記憶するヒストリメモリと、前記ヒストリメモリに
   記憶されたアドレスデータに基づいて分岐命令による分
   岐の有無を判定する分岐判定手段と、を具備することを
   特徴とするプログラムアナライザ。
2. （２）前記アドレス検知手段は、少なくとも検査対象と
   なるプログラムの前記メモリ内での保持領域に等しいア
   ドレス空間を持ち、検査すべきプログラムの全領域に対
   応する番地のピットが立てられたビットマップメモリを
   有することを特徴とする特許請求の範囲第１項記載のプ
   ログラムアナライザ。
3. （３）前記アドレス検知手段は検査すべきアドレスの上
   限値及び下限値が夫々設定される設定器と、その設定値
   アドレス及び被検査システムによってアクセスされるア
   ドレスを比較する２つの比較器とを含む少なくとも１つ
   の比較部を有することを特徴とする特許請求の範囲第１
   項記載のプログラムアナライザ。