JPS603761A - プログラムアナライザ - Google Patents
プログラムアナライザInfo
- Publication number
- JPS603761A JPS603761A JP58112276A JP11227683A JPS603761A JP S603761 A JPS603761 A JP S603761A JP 58112276 A JP58112276 A JP 58112276A JP 11227683 A JP11227683 A JP 11227683A JP S603761 A JPS603761 A JP S603761A
- Authority
- JP
- Japan
- Prior art keywords
- branch
- address
- output
- history memory
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明はコンピュータシステムのプログラムエラーを検
ＩＪ目゛るためのプログラムアナライザに関するもので
ある。
ＩＪ目゛るためのプログラムアナライザに関するもので
ある。
発明の背景
プログラムのエラーを検出するために行われるテストと
して、カバレージ情報（網羅率）に基づいてプログラム
のカバレージ検査を行う手法が知られている。カバレー
ジ検査にはその精密さのランクによって種々のものがあ
るが、本件はＣＩカバレージに関するものである。ここ
でＣ１カバレージとは検査すべきプログラムの分岐命令
に着目し、そのプログラムの全てのパスを通過するかど
うかをチェックする手法であるとする。
して、カバレージ情報（網羅率）に基づいてプログラム
のカバレージ検査を行う手法が知られている。カバレー
ジ検査にはその精密さのランクによって種々のものがあ
るが、本件はＣＩカバレージに関するものである。ここ
でＣ１カバレージとは検査すべきプログラムの分岐命令
に着目し、そのプログラムの全てのパスを通過するかど
うかをチェックする手法であるとする。
発明の目的
本発明は被検査システムを動作させて得られるアクセス
されたアドレスデータに基づいて自動的にその分岐を判
定すると共に、ＣＩカバレージ情報を得ることのできる
プログラムアナライザを提供することを目的とする。
されたアドレスデータに基づいて自動的にその分岐を判
定すると共に、ＣＩカバレージ情報を得ることのできる
プログラムアナライザを提供することを目的とする。
発明の構成と効果
本発明は、中央演算装置と、該中央演算装置にパスライ
ンを介して接続されプログラムを記１，１するメモリと
を有するコンピュータシステムのプログラムを解析する
プログラムアナライザであって、被検査システムのデー
タバスに接続されその分岐命令を検出する命令デコーダ
と、被検査システムにおいてオペレーションコードを記
憶する番地のアクセス時のタイミング信号を検出するタ
イミンクコントロール回路ト、タイミングコントロール
回路の出力に基づいて命令デコーダの出力・を遅延させ
る手段を有し被検査システムの分岐命令と引き続く命令
のアクセス時に出力を出す読込信号発生手段と、被検査
システムのアドレスバスに接続され読込信昇発４Ｌ手段
の出力に基づいてアクセスされるア１ルスを記憶するヒ
ストリメモリと、ヒストリメモリに記憶されたアドレス
データに基づいて分岐命令による分岐の有無を判定する
分岐判定手段と、を具備することを特徴とするものであ
る。
ンを介して接続されプログラムを記１，１するメモリと
を有するコンピュータシステムのプログラムを解析する
プログラムアナライザであって、被検査システムのデー
タバスに接続されその分岐命令を検出する命令デコーダ
と、被検査システムにおいてオペレーションコードを記
憶する番地のアクセス時のタイミング信号を検出するタ
イミンクコントロール回路ト、タイミングコントロール
回路の出力に基づいて命令デコーダの出力・を遅延させ
る手段を有し被検査システムの分岐命令と引き続く命令
のアクセス時に出力を出す読込信号発生手段と、被検査
システムのアドレスバスに接続され読込信昇発４Ｌ手段
の出力に基づいてアクセスされるア１ルスを記憶するヒ
ストリメモリと、ヒストリメモリに記憶されたアドレス
データに基づいて分岐命令による分岐の有無を判定する
分岐判定手段と、を具備することを特徴とするものであ
る。
このような特徴を有する本発明によれば、被検査システ
ムを実行さ・Ｕた時に得られるヒストリメそりのデータ
によって、０１カバレージ情報を直接数１１Ｓすること
が可能となり、被検査システムのプロゲラＪ１の品質を
把握することができる。叉テスト漏れによるバグをなく
することも可能であり、天動率的なデバッグ作業を行う
ことが可能となる。
ムを実行さ・Ｕた時に得られるヒストリメそりのデータ
によって、０１カバレージ情報を直接数１１Ｓすること
が可能となり、被検査システムのプロゲラＪ１の品質を
把握することができる。叉テスト漏れによるバグをなく
することも可能であり、天動率的なデバッグ作業を行う
ことが可能となる。
叉ヒストリメモリには被検査システムがアクセスした全
ての゛ｊ′ドレスではなく条件分岐部分だけのデータが
Ｗｉ Ｕ’ｌされているため、デバッグの作業に 亀お
いて処理されたプログラムの１−レースを効率的に行う
ことが可能となる。更にヒスｉ・リメモリのデータに基
づいて更に高度なＣ２，Ｃ３の情報を得ることも可能と
なる。
ての゛ｊ′ドレスではなく条件分岐部分だけのデータが
Ｗｉ Ｕ’ｌされているため、デバッグの作業に 亀お
いて処理されたプログラムの１−レースを効率的に行う
ことが可能となる。更にヒスｉ・リメモリのデータに基
づいて更に高度なＣ２，Ｃ３の情報を得ることも可能と
なる。
実施例の説明
第１図は本発明によるプログラムアナライザを検査の対
象となるコンピュータシステムに接続した状態を示すブ
しフック図である。本図において検査対象となるコンピ
ュータシステムｌは中央演算装置（以下ＣＰＵという）
２とその処理プログラム等を記憶するメモリ３とを有し
ている。ＣＰＵ２とメモリ３とはコントロールバス４．
データバス５及びアドレスバス６によって接続されてい
る。
象となるコンピュータシステムに接続した状態を示すブ
しフック図である。本図において検査対象となるコンピ
ュータシステムｌは中央演算装置（以下ＣＰＵという）
２とその処理プログラム等を記憶するメモリ３とを有し
ている。ＣＰＵ２とメモリ３とはコントロールバス４．
データバス５及びアドレスバス６によって接続されてい
る。
さて本実施例のプログラムアナライザＩＯは同じ（ＣＰ
ＵＩＩとメモリ１２を有し、更に入力手段としてキーボ
ード等のキー人力装置１３．出力手段とし°ζ表示器１
４がコントロールバス１５．データバス１６．アドレス
バス１７を介してＣＰＵ１１、メモリ１２に接続されて
いる。メモリ１２はＣＰＵＩＩの演算処理手順を記憶す
るプログラム領域と、後述するチェソクポイントアド、
レステーブルとを有するものである。
ＵＩＩとメモリ１２を有し、更に入力手段としてキーボ
ード等のキー人力装置１３．出力手段とし°ζ表示器１
４がコントロールバス１５．データバス１６．アドレス
バス１７を介してＣＰＵ１１、メモリ１２に接続されて
いる。メモリ１２はＣＰＵＩＩの演算処理手順を記憶す
るプログラム領域と、後述するチェソクポイントアド、
レステーブルとを有するものである。
さて検査対象となるコンピュータシステム１のデータバ
ス５にプログラムアナライザ１０のデコーダ１８が接続
されている。デコーダ１８は１−タバス５にｉ！すられ
る条件付分岐命令のオペレーションコー１” （以下Ｏ
Ｐコードという）をデコードするものであって、データ
バス５に分岐命令が現れた場合に出力をＤ型フリップフ
ロップ１９のＤ入力端子とオア回路２０に与える。叉コ
ンピュータシステム、１のコントロールバス４にはプロ
グラムアナライザのタイミングコンミロール回路２１が
接続され′Ｃいる。タイミングコントロール回路２１
ｕ：ｃ Ｉ’ ＩＪ ２のＯＰコードのアクセスに基づ
いて出力を出すもので、その出力をＤ型フリップフロッ
プ１９のＴ入力端子とアント′回路２２に与える。Ｄ型
フリップフロップ１９はデコーダ１８の出力を１パルス
分遅延させるものであって、そのＱ出力はオーｊ′回路
２０に与えられる。オア回路２０ばごれらの論理和出力
をアンド回路２２に与える。Ｄ型フリップフロップ１９
．オア回路２０゜及びアンド回路２２はヒストリメモリ
２３に対するアドレスデータ読込信号の発生回路を構成
しており、アンド回路２２は論理積出力を読込信号とし
てヒストリメモリ２３に与える。ヒストリメモ１Ｊ２３
はデータ入力端がコンピュータシステム１のアドレスバ
ス６に接続されており、読込信号が与えられた時にＣＰ
Ｕ２によってアクセスされているメモリ３のアドレスを
順次保持するものである。さてヒストリメモリ２３の出
力はコントロール回路２４によって読み出される。
ス５にプログラムアナライザ１０のデコーダ１８が接続
されている。デコーダ１８は１−タバス５にｉ！すられ
る条件付分岐命令のオペレーションコー１” （以下Ｏ
Ｐコードという）をデコードするものであって、データ
バス５に分岐命令が現れた場合に出力をＤ型フリップフ
ロップ１９のＤ入力端子とオア回路２０に与える。叉コ
ンピュータシステム、１のコントロールバス４にはプロ
グラムアナライザのタイミングコンミロール回路２１が
接続され′Ｃいる。タイミングコントロール回路２１
ｕ：ｃ Ｉ’ ＩＪ ２のＯＰコードのアクセスに基づ
いて出力を出すもので、その出力をＤ型フリップフロッ
プ１９のＴ入力端子とアント′回路２２に与える。Ｄ型
フリップフロップ１９はデコーダ１８の出力を１パルス
分遅延させるものであって、そのＱ出力はオーｊ′回路
２０に与えられる。オア回路２０ばごれらの論理和出力
をアンド回路２２に与える。Ｄ型フリップフロップ１９
．オア回路２０゜及びアンド回路２２はヒストリメモリ
２３に対するアドレスデータ読込信号の発生回路を構成
しており、アンド回路２２は論理積出力を読込信号とし
てヒストリメモリ２３に与える。ヒストリメモ１Ｊ２３
はデータ入力端がコンピュータシステム１のアドレスバ
ス６に接続されており、読込信号が与えられた時にＣＰ
Ｕ２によってアクセスされているメモリ３のアドレスを
順次保持するものである。さてヒストリメモリ２３の出
力はコントロール回路２４によって読み出される。
第２図ｆａｌ、 （ｂｌはコンピュータシステム１のメ
モリ３に記憶されている被検査プログラムのオブジェク
トコードが記述されたメモリマツプとそのフローチャー
トを示すものである。本図に示すように、ステップＡ−
１から成るプログラムがメモリ３に記憶されており、人
々のステップの先頭アＩルスを図示のようにａｄｒｌ〜
ａｄｒ９とする。第２図（ｂ）はこのプログラムをフロ
ーチャートとして示した図であり、アドレスａｄｒ２．
ａｄｒｆ３＋ ａｄｒ８に条件イ１分岐命令が入って
いるものとする。
モリ３に記憶されている被検査プログラムのオブジェク
トコードが記述されたメモリマツプとそのフローチャー
トを示すものである。本図に示すように、ステップＡ−
１から成るプログラムがメモリ３に記憶されており、人
々のステップの先頭アＩルスを図示のようにａｄｒｌ〜
ａｄｒ９とする。第２図（ｂ）はこのプログラムをフロ
ーチャートとして示した図であり、アドレスａｄｒ２．
ａｄｒｆ３＋ ａｄｒ８に条件イ１分岐命令が入って
いるものとする。
次にこのゾＩ−１グラノ１アナライザの動作についてフ
ロ−チャートと波形図を参照しつつ説明する。
ロ−チャートと波形図を参照しつつ説明する。
第３図はブ１．ドック図中に符号で示した各部の波形を
示ず波形図である。プログラムの分析を行う前にまず検
査の対象となるコンピュータシステム！を動作さ・ｌる
。そうすればＣＰＵ２は第２図ｆｂｌに示すフリーチャ
ートに従って動作し、分岐命令が記述されているステッ
プＢ、Ｆ、Ｈにおいてその時の条件に従って適宜分岐し
て処理を進める。ごごてプログラムアナライザ１０はタ
イミングコン１−ロール回路２１によってＯＰコートの
アト“レスがアクセスされた時に出力を出しており、ヌ
デコーダ１８ば分岐命令をデコードして出力を出してい
る（第３図（ａ）、第３図（Ｃ））。データバス５のデ
ータが分岐命令であれば第３図（ａｌに示すようにデ：
１−ダｌ ８ Ｌ；ｌその命令を検出し、出力をＤ型フ
リップフロップ１９に与えてこのフリップフロップ１９
を七ノドする。そして同時にオア回路２０゜アンド回路
２２を介してヒストリモリ２３に読 ）込信号を与え、
その時にアクセスされているアドレスバス６上のアドレ
スをヒストリメモリ２３に取り込む。第３図（ｂｌ、
ｌｄｌは、アンド回路２２の読込信号出力によってアド
レスバス６のアドレスａｄｒ２をヒストリメモリ２３に
取り込んだ状態を示すものである。続いてタイミングコ
ントロール回路２１よりＤ型フリップフロップ１９に出
力が与えられるとＤ型フリップフロップ１９が出力を出
し、オア回路２０．アンド回路２２を介してヒストリメ
モリ２３に第３図（ｂｌ、 ｌｄｌに示すように次にア
クセスされるアドレスＢｄｒ３を取り込む。このように
して分岐命令が記憶されているアドレス、この場合はａ
ｄｒ２とその次にアクセスされるアドレスａｄｒ３が第
４図に示すようにヒストリメモリ２３に記１．αされる
。続いてプログラムの処理が進んで次に分岐命令が記述
されたステップＦに達すると、同様にし°ζタイミング
コントロール回［？＆２１とデコーダ１８の出力により
その時のアドレスａｄｒ６がヒストリメモリ２３に取り
込まれ、更にそのステップ以後にアクセスされたアドレ
ス・がヒスＩ・リメモリ２３に取り込まれる。この場合
例えば分岐、命令によってステップＧを介することなく
ステップＨに処理が移行したとすると、アドレスａｄｒ
６の次にアトルスａ ｄ ｒ ８がアクセスされ、ヒス
トリメモリ２３にもアドレスａｄｒ６の次にアドレスａ
ｄｒ８が記憶される。同様にして分岐命令のステップＨ
のアドレスａｄｒ８と、その次にアクセスされるアドレ
スａｄｒ２がヒストリメモリ２３に記憶され、以後同様
の処理を繰り返す。こうして第２図（ｂｌに示すプログ
ラムの処理が終了するが、種々の条件を変更することに
よって全′この分岐するパスを通るように条件を設定し
、必要な回数だけこのプログラムを走ら−Ｕる。こうし
てヒストリメモリ２３に分岐命令のアルレスと、その次
にアクセスされたアドレスデータを記憶していく。この
ようにしてコンピュータシステム１の動作を終え、次に
このヒストリメモリ２３のデータに従ってプログラムを
分析する過程に入る。
示ず波形図である。プログラムの分析を行う前にまず検
査の対象となるコンピュータシステム！を動作さ・ｌる
。そうすればＣＰＵ２は第２図ｆｂｌに示すフリーチャ
ートに従って動作し、分岐命令が記述されているステッ
プＢ、Ｆ、Ｈにおいてその時の条件に従って適宜分岐し
て処理を進める。ごごてプログラムアナライザ１０はタ
イミングコン１−ロール回路２１によってＯＰコートの
アト“レスがアクセスされた時に出力を出しており、ヌ
デコーダ１８ば分岐命令をデコードして出力を出してい
る（第３図（ａ）、第３図（Ｃ））。データバス５のデ
ータが分岐命令であれば第３図（ａｌに示すようにデ：
１−ダｌ ８ Ｌ；ｌその命令を検出し、出力をＤ型フ
リップフロップ１９に与えてこのフリップフロップ１９
を七ノドする。そして同時にオア回路２０゜アンド回路
２２を介してヒストリモリ２３に読 ）込信号を与え、
その時にアクセスされているアドレスバス６上のアドレ
スをヒストリメモリ２３に取り込む。第３図（ｂｌ、
ｌｄｌは、アンド回路２２の読込信号出力によってアド
レスバス６のアドレスａｄｒ２をヒストリメモリ２３に
取り込んだ状態を示すものである。続いてタイミングコ
ントロール回路２１よりＤ型フリップフロップ１９に出
力が与えられるとＤ型フリップフロップ１９が出力を出
し、オア回路２０．アンド回路２２を介してヒストリメ
モリ２３に第３図（ｂｌ、 ｌｄｌに示すように次にア
クセスされるアドレスＢｄｒ３を取り込む。このように
して分岐命令が記憶されているアドレス、この場合はａ
ｄｒ２とその次にアクセスされるアドレスａｄｒ３が第
４図に示すようにヒストリメモリ２３に記１．αされる
。続いてプログラムの処理が進んで次に分岐命令が記述
されたステップＦに達すると、同様にし°ζタイミング
コントロール回［？＆２１とデコーダ１８の出力により
その時のアドレスａｄｒ６がヒストリメモリ２３に取り
込まれ、更にそのステップ以後にアクセスされたアドレ
ス・がヒスＩ・リメモリ２３に取り込まれる。この場合
例えば分岐、命令によってステップＧを介することなく
ステップＨに処理が移行したとすると、アドレスａｄｒ
６の次にアトルスａ ｄ ｒ ８がアクセスされ、ヒス
トリメモリ２３にもアドレスａｄｒ６の次にアドレスａ
ｄｒ８が記憶される。同様にして分岐命令のステップＨ
のアドレスａｄｒ８と、その次にアクセスされるアドレ
スａｄｒ２がヒストリメモリ２３に記憶され、以後同様
の処理を繰り返す。こうして第２図（ｂｌに示すプログ
ラムの処理が終了するが、種々の条件を変更することに
よって全′この分岐するパスを通るように条件を設定し
、必要な回数だけこのプログラムを走ら−Ｕる。こうし
てヒストリメモリ２３に分岐命令のアルレスと、その次
にアクセスされたアドレスデータを記憶していく。この
ようにしてコンピュータシステム１の動作を終え、次に
このヒストリメモリ２３のデータに従ってプログラムを
分析する過程に入る。
第５図はＣＰＵＩＩの処理を示すフローヂャー１−であ
り、第６図はメモリ１２のチェソクボインドアドレスの
テーブルである。チェックポイントアドレステーブルは
分岐命令のアドレスに基づいて構成され、そのアドレス
と引き続くアｊ゛レス（以下ネキストアドレスという）
、及び処理がいずれに進んだかを示すネキストフラグ、
分岐フラグから成るものである。さて動作を開始すると
まずステップ３０においてヒストリメモリ２３の先頭レ
コード、例えば第４図のヒストリメモリ２３のデータの
場合にはアドレスａｄｒ２にセントをする。そし”でス
テップ３１においてヒストリメモリ２３の全レコードの
走査が終了したかどうかをチェックし、終了していなげ
ればステップ３２においてこの検査中アドレスは分岐命
令のアドレスか否かを開べる。
り、第６図はメモリ１２のチェソクボインドアドレスの
テーブルである。チェックポイントアドレステーブルは
分岐命令のアドレスに基づいて構成され、そのアドレス
と引き続くアｊ゛レス（以下ネキストアドレスという）
、及び処理がいずれに進んだかを示すネキストフラグ、
分岐フラグから成るものである。さて動作を開始すると
まずステップ３０においてヒストリメモリ２３の先頭レ
コード、例えば第４図のヒストリメモリ２３のデータの
場合にはアドレスａｄｒ２にセントをする。そし”でス
テップ３１においてヒストリメモリ２３の全レコードの
走査が終了したかどうかをチェックし、終了していなげ
ればステップ３２においてこの検査中アドレスは分岐命
令のアドレスか否かを開べる。
これが分岐命令アドレスであればヒストリノそり２３内
の次のレコードのアドレスと、分岐命令の次の命令アド
レスとが一致するかどうかをチェ、７りする。これが一
致すれば分岐命令によって分岐せずに処理が進行したと
いうことが判るのでネキストフラグをセントし、一致し
なければ分岐命令によって分岐したということが判るの
で分岐フラグをセットする（ステップ３６．３７）。例
え＋ｆ第４図のヒストリメモリ２３のデータ例ではアド
レスａｄｒ２の次６．ニアドレスａｄｒ３が記憶されて
おり、これはここでは分岐が起こらずプログラムがその
まま進行したということを示しているのでネキストフラ
グが立′ζられる。そし′ζステップ３８に進んでヒス
トリメモリ２３の次のレコード即ちアドレスａｄｒ３に
セラｌ−してステップ３１に戻る。この場合には未だ全
ての走査が完了していないので、ステップ３２に進んで
これが分岐命令アドレスであるかどうかをチェックする
。アドレスａｄｒ３は分岐命令のアドレスではないので
ステップ３３から３８に飛び、ヒストリメモリ２３の次
のレコードにセントを移してステップ３１に戻る。さて
次のアドレスａｄｒ６は分岐命令アドレスであるのでス
テップ３４に進む。この場合はヒストリメモリ２３内の
次のレコードの−１ドレス、即らａｄｒ８と分岐命令７
１″レスの次の命令アドレス即らアドレスａｄｒ７とは
一致しない。従っ一ζこの場合分岐が行われたというこ
とがわかる（ＤＴ： Ｘ ９ ｙ−）”３□！：ｉｔ！
ｉ／ｕＴ３）＄７５？’ｌ（＝ ’７ ｈｔａ。 ）こ
のようにして分岐命令アドレスがある毎にその分岐が行
われたかどうかをチェックして、ネキストフラグもしく
は分岐フラグをセントする。
の次のレコードのアドレスと、分岐命令の次の命令アド
レスとが一致するかどうかをチェ、７りする。これが一
致すれば分岐命令によって分岐せずに処理が進行したと
いうことが判るのでネキストフラグをセントし、一致し
なければ分岐命令によって分岐したということが判るの
で分岐フラグをセットする（ステップ３６．３７）。例
え＋ｆ第４図のヒストリメモリ２３のデータ例ではアド
レスａｄｒ２の次６．ニアドレスａｄｒ３が記憶されて
おり、これはここでは分岐が起こらずプログラムがその
まま進行したということを示しているのでネキストフラ
グが立′ζられる。そし′ζステップ３８に進んでヒス
トリメモリ２３の次のレコード即ちアドレスａｄｒ３に
セラｌ−してステップ３１に戻る。この場合には未だ全
ての走査が完了していないので、ステップ３２に進んで
これが分岐命令アドレスであるかどうかをチェックする
。アドレスａｄｒ３は分岐命令のアドレスではないので
ステップ３３から３８に飛び、ヒストリメモリ２３の次
のレコードにセントを移してステップ３１に戻る。さて
次のアドレスａｄｒ６は分岐命令アドレスであるのでス
テップ３４に進む。この場合はヒストリメモリ２３内の
次のレコードの−１ドレス、即らａｄｒ８と分岐命令７
１″レスの次の命令アドレス即らアドレスａｄｒ７とは
一致しない。従っ一ζこの場合分岐が行われたというこ
とがわかる（ＤＴ： Ｘ ９ ｙ−）”３□！：ｉｔ！
ｉ／ｕＴ３）＄７５？’ｌ（＝ ’７ ｈｔａ。 ）こ
のようにして分岐命令アドレスがある毎にその分岐が行
われたかどうかをチェックして、ネキストフラグもしく
は分岐フラグをセントする。
ここでプログラムの処理がいずれの分岐命令でも分岐す
ることなく終了した場合には、第６図において各分岐命
令アドレスに対してネキストフラグ、又は分岐フラグが
立つためこのフラグ領域の半分が０のままとなる。しか
しヒストリメモリ２３に第５図に示すような処理結果が
得られた場合には、第６図に示したネキストフラグ、及
び分岐フラグの全てが１となる。このように双方のフラ
グが全て１となった場合には第２図（ｂｌに示したフロ
ーチャートの全てのバスを通過していることが判る。こ
のような判断結果は、キー人力装置１３からの指示に従
って表示器１４に表示させるものとする。このようにす
れば直接０１カバレージの情報を収集することが可能と
なる。更にヒストリメモリ２３のアドレスデータに基づ
いて、よりレヘルの高いＣ２，Ｃ３等のカバレージ情報
も得ることができる。
ることなく終了した場合には、第６図において各分岐命
令アドレスに対してネキストフラグ、又は分岐フラグが
立つためこのフラグ領域の半分が０のままとなる。しか
しヒストリメモリ２３に第５図に示すような処理結果が
得られた場合には、第６図に示したネキストフラグ、及
び分岐フラグの全てが１となる。このように双方のフラ
グが全て１となった場合には第２図（ｂｌに示したフロ
ーチャートの全てのバスを通過していることが判る。こ
のような判断結果は、キー人力装置１３からの指示に従
って表示器１４に表示させるものとする。このようにす
れば直接０１カバレージの情報を収集することが可能と
なる。更にヒストリメモリ２３のアドレスデータに基づ
いて、よりレヘルの高いＣ２，Ｃ３等のカバレージ情報
も得ることができる。
第１図は本発明によるプログラムアナライザを検査の対
象となるコンピュータシステムに接続した状態を示すブ
ロック図、第２図（ａ）はオブジェク１−プログラムが
記述されたメモリ３のメモリマツプ、第２図（ｂ）はそ
のフローチャート、第３図はその各部の波形を示す波形
図、第４図はヒストリメモリ２３の記憶内容を示す図、
第５図はヒストリメモリ２３のアドレスデータに基づい
て処理を行う場合のＣＩ）Ｕｌｌの動作を示すフローチ
ャート、第６図はメモリ１２のチェックポイントアドレ
ステーブルを示す図である。 １−−−−−−コンピュータシステム ２． ｌ １−
−−−−ＣＰＵ ３，１２−・−−−−−メモリ ｉ
５−−−−−−デコーダ １９−−−−−Ｄ型フリップ
フロップ ２０−−オア回路 ２１−−−−−−一タイ
ミングコントロール回路 ２３−−−−−−ヒストリメ
モリ特許出願人 立石電機株式会社 代理人 弁理士 岡本宜喜（化１名） 第２図（ｄ） 第２図（ｂ’）
象となるコンピュータシステムに接続した状態を示すブ
ロック図、第２図（ａ）はオブジェク１−プログラムが
記述されたメモリ３のメモリマツプ、第２図（ｂ）はそ
のフローチャート、第３図はその各部の波形を示す波形
図、第４図はヒストリメモリ２３の記憶内容を示す図、
第５図はヒストリメモリ２３のアドレスデータに基づい
て処理を行う場合のＣＩ）Ｕｌｌの動作を示すフローチ
ャート、第６図はメモリ１２のチェックポイントアドレ
ステーブルを示す図である。 １−−−−−−コンピュータシステム ２． ｌ １−
−−−−ＣＰＵ ３，１２−・−−−−−メモリ ｉ
５−−−−−−デコーダ １９−−−−−Ｄ型フリップ
フロップ ２０−−オア回路 ２１−−−−−−一タイ
ミングコントロール回路 ２３−−−−−−ヒストリメ
モリ特許出願人 立石電機株式会社 代理人 弁理士 岡本宜喜（化１名） 第２図（ｄ） 第２図（ｂ’）
Claims (2)
- （１）中央演算装置と、該中央演算装置にパスラインを
介して接続されプログラムを記憶するメモリと、を有す
るコンピュータシステムのプログラムを解析するプログ
ラムアナライザであって、前記被検査システムのデータ
バスに接続されその分岐命令を検出する命令デコーダと
、前記被検！システムにおいてオペレーーシロンコード
を記憶する番地のアクセス時のタイミング信号を検出す
るタイミングコントロール回路と、前記タイミングコン
トロール回路の出力に基づいて前記命令デコーダの出力
を遅延させる手段を有し、前記被検査システムの分岐命
令と引き続く命令のアクセス時に出力を出ず読込信号発
生手段と、 前記被検査システムのアドレスバスに接続され、前記読
込信号発生手段の出力に基づいてアクセスされるアドレ
スを記憶するヒストリメモリと、前記ヒストリメそりに
記憶されたアドレスデータに基づいて分岐命令による分
岐の有無を判定する分岐判定手段と、を具備することを
特徴とするプログラムアナライザ。 - （２）前記読込信号発生手段は、前記命令デユーダの出
力を入力信号とするフリップフロップ回路を含むもので
あることを特徴とする特許請求の範囲第１項記載のプロ
グラムアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112276A JPS603761A (ja) | 1983-06-22 | 1983-06-22 | プログラムアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112276A JPS603761A (ja) | 1983-06-22 | 1983-06-22 | プログラムアナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603761A true JPS603761A (ja) | 1985-01-10 |
Family
ID=14582641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112276A Pending JPS603761A (ja) | 1983-06-22 | 1983-06-22 | プログラムアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603761A (ja) |
-
1983
- 1983-06-22 JP JP58112276A patent/JPS603761A/ja active Pending
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