JPS603759A - プログラムアナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明はコンピュータシステムのプログラムエラーを検
出するためのプログラムアナライザに関するもめである
。

発明のｆｆ景 プロゲラＪ・のエラーを検出するために行われるテスト
として、カバレージ情報（網羅率）に基づいてプログラ
ムのカバレージ検査を行う手法が知られている。カバレ
ージ検査にはその精密さのランクによって種々のものが
あるが、本件はｃｌカバレージに関するものである。こ
こでＣＩカバレージとは検査すべきプログラムの分岐命
令に着目し、そのプログラムの全てのバスを通過するか
どうかをチェックする手法であるとする。

発明の目的 本発明は被検査システムを動作させて得られるアクセス
されたアドレスデータに基づいて、自動的にその分岐を
判定すると共に、Ｃｌカバレージ情報を１ηることので
きるプログラムアナライザを提供することを目的とする
。

発明の構成と効果 本発明は、中央演算装置と、該中央演算装置にパスライ
ンを介して接続されプログラムを記１．ａするメモリと
、を有するコンピュータシステＪ・のプログラムを解析
するプログラムアナライザであって、被検査システムの
アドレスバスに接続され少なくとも検査対象となるプロ
グラムのメモリ内での保持領域に等しいアドレス空間を
持ち、該プログラムの分岐命令に対応する番地のビット
が立てられたビットマツプメモリと、被検査システムに
おいてオペレーションコードを記憶する番地のアクセス
時のタイミング信号を検出するタイミングコントロール
回路と、被検査システムの分岐命令の番地のアクセス時
にｆｌられるビットマツプメモリ出力をタイミングコン
トロール回路の出力に基づいて遅延させる手段を有し被
検査システムの分岐命令と引き続く命令のアクセス時に
出力を出す読込信号発生手段と、被検査システムのアド
レスバスに接続され、読込信号発生手段の出力に基づい
てアクセスされるアドレスを記憶するヒストリメモリと
、ヒストリメモリに記憶されたアドレスデータに基づい
て分岐命令による分岐の有無を判定する分岐゛［す定手
段と、を具備することを特徴とするものである。

このような特徴を有する本発明によれば、被検査システ
ムを実行させた時に得られるヒストリメモリのデータに
よって、Ｃｌカバレージ情報を直接収集することが可能
となり、被検査システムのプログラムの品質を把握する
ことができる。叉テスト漏れによるバグをなくすること
も可能であり、　）天動率的なデバッグ作業を行うこと
が可能となる。

叉ヒストリメモリには被検査システムがアクセスした全
てのアドレスではなく必要に応じて設定した条件分岐部
分だけのデータがＮ積されているため、デバッグの作業
において処理されたプログラムのトレースを効率的に行
うことができ、必要な部分だけの０１カバレージ情報を
収集することが可能となる。叉ビットマツプメモリに高
速のメモリを用いれば、被検査システムの処理速度に十
分追従させることができる。更にヒストリメモリのデー
タに基づいて更に高度なＣ２，Ｃ３の情報を得ることも
可能となる。

実施例の説明 第１図は本発明によるプログラムアナライザを検査の対
象となるコンピユークシステムに接続した状態を示すブ
ロック図である。本図において検査対象となるコンピュ
ータシステム１は中央演算装置（以下ＣＰＵという）２
とその処理プログラム等を記憶するメモリ３とを有して
いる。ＣＰＵ２とメモリ３とはコントロールバス４．デ
ータバス５及びアドレスバス６によって接続されている
。

さ°ζ本本実側のプログラムアナライザ１０は同じ＜Ｃ
ＰＵＩ　ｌとメモリ１２を有し、更に入力手段としてキ
ーボード等のキー人力装置１３．出力手段として表示器
１４がコントロールバス１５．データバス１６．アドレ
スバス１７を介してＣＰＵ１１、メモリ１２に接続され
ている。メモリ１２はＣＰＵＩ　１の演算処理手順を記
憶するプログラム領域と、後述するチェックポイントア
ドレステーブルとを有するものである。

さて検査対象となるコンピュータシステム１のアドレス
バス６にマルチプレクサ１８を介してビットマツプメモ
リ１９が接続されている。マルチプレクサ１８はＣＰＵ
ＩＩのアドレスバス１７にも接続され、それらを切換え
てピッ］・マツプメモリ１９をアクセスするものである
。ビットマツプメモリ１９は少なくとも検査対象となる
コンピュータシステム１のメモリ３のプログラム領域に
等しいアドレス空間に各１ビツトの容量を持つメモリで
あって、後述するようにあらかしめ検査対象プログラム
の分岐命令が記憶されている番地のビットに１を立てて
おくものである。ビットマツプメモリ１９の出力ばＤ型
フリップフロップ２０とオア回路２１に与えられる。叉
コンピュータシステム１のコントロールバス４にはプロ
グラムアナライザのタイミングコントロール回路２２が
接続されている。タイミングコントロール回路２２はＯ
Ｐコードのアクセスに基づいて出力を出すもので、その
出力をＤ型フリップフロップ２０のＴ入力端子とヒスト
リメモリ２３に与える。Ｄ型フリップフロップ２０はビ
ットマツプメモリ１９の出力を１パルス分遅延させるも
のであってそのＱ出力はオア回路２１に与えられる。オ
ア回路２１はこれらの論理和出力をヒストリメモリ２３
に与える。Ｄ型フリップフロップ２０．オア回路２１゜
及びアンド回路２２はヒストリメモリ２３に対するアド
レスデータ読込信号の発生回路を構成している。ヒスト
リメモリ２３はデータ入力端がコンピュータシステム１
のアドレスバス６に接続されており、読込信号が与えら
れた時にＣＰＵ２によってアクセスされているメモリ３
のアドレスを順次保持するものである。さてヒストリメ
モリ２３の出力はコントロール回路２４によって読み出
される。

第２図ｔａ＋、　（ｂ）はコンピュータシステム１の、
メモリ３に記憶されている被検査プログラムのオブジェ
クトコ−１が記述されたメモリマツプとそのフローチ中
−１・を示ずものである。本図に示すようにステップ八
〜Ｉから成るプログラムがメモリ３に記憶されており、
夫々のステップの先頭アドレスを図示のようにアドレス
ａｄｒｌ〜ａｄｒ９とするっ第２１ＷＩ　（ｉｌｌはこ
のブし１グラ人をフローチャートとして示した図であり
、アドレスａｄｒ２．　ａｄｒ６．　ａｄｒ８に条件付
分岐命令が入っているものとする。

第３図はビットマツプメモリー９の一例を示す図である
。本図に示すように分岐命令が記述されたアドレス８ｄ
ｒ２．　ａｄｒ６及びａｄｒｌｉには、あらかじめキー
人力装置Ｉ３よりＣＰＵＩ　Ｉを介しζそのビットを立
てておくものとする。

次に第４図はメモリー２にチェックポイントアドレステ
ーブルを作る場合の動作を示すフローチャートである。

チェックポイントアドレステーブルは前述したように、
作成したビットマツプメモリ１９の分岐命令部分に基づ
いて作成してもよく、叉手動で入力して作成してもよい
。即ぢまず注目しているプログラムの先頭−１トレスに
セットし、その命令が分岐命令であるかどうかをチェッ
クする（ステップ３０．３１）。これが分岐命令でなけ
れば次の命令のアドレスをめるが、分岐命令であれば第
５図に示すように分岐命令アドレスとその次の命令のア
ドレス、即ちネキストアドレスとをチェックポイントア
ドレステーブルに登録し、更にネキストフラグ及び分岐
フラグをリセソトシておく。そしてステップ３３に進ん
で次の命令アルレスをめプログラムの走査が完了したか
どうかをチェ・７りし、完了していなければ進んで３１
に戻って同様の処理を繰り返す。第５図はこのようにし
て第２図のプログラムに基づいて作成したチェックポイ
ントアドレステーブルを示すものである。

次にこのプログラムアナライザの動作についてフローチ
ャートを参照しつつ説明する。プログラムの分析を行う
前にまず検査の対象となるコニ／ピユータシステム１を
動作させる。そうすればＣＰＵ２は第２図（ｂ）に示す
フローチャートに従って動作し、分岐命令が記述されて
いるステップＢ、Ｆ。

Ｈにおいてその時の条件に従っ”ζ適宜分岐して処理を
進める。ここでＣＰＵ２がメモリ３をアクセスする時に
はマルチプレクサ１８を介して同時にピッｌ−マツプメ
モリ１９がアクセスされているものとする。従ってアド
レスバス６のアドレスが分岐命令が記述されたアドレス
であればビットマツプメモリ１９ば出力を出し、その出
力をＤ型フリップフロップ２０に与えてこのフリップフ
ロップ２０をセットする。そして同時にオア回路２１を
介し゛ζヒストリメモリ２３に読込信号を与え、その時
にアクセスされているアドレスバス６」−のアドレスを
ヒストリメモリ２３に取り込む。続いて次の命令がアク
セスされた時にタイミングコンｌ−ロール回路２２より
Ｄ型フリップフロップ２０に出力が与えられＤ型フリッ
プフロップ２０が出力を出し、オア回＠２１を介してヒ
ストリメモリ２３に次に命令がアクセスされるアドレス
ａｄｒ３を取り込む。このようにして分岐命令が記憶さ
れているアドレス、この場合はａｄｒ２とその次にアク
セスされるアドレスａｄｒ３が第６図に示すようにヒス
トリメモリ２３に記憶される。続いてプログラムの処理
が進んで次に分岐命令が記述されたステップＦに達する
と、同様にしてビットマツプメモリ１９が出力に出しそ
の時のアドレスａｄｒ６がヒストリメモリ２３に取り込
まれ、更にそのステップ以後にアクセスされたアドレス
がヒストリメモリ２３に取り込まれる。この場合例えば
分岐命令によってステップＧを介することなくステップ
■（に処理が移行したとすると、アドレスａｄｒ６の次
にアドレスａｄｒ８がアクセスされ、ヒストリメモリ２
３にもアドレスａｄｒ６の次にアドレスａｄｒ８が記↑
、ａされる。

同様にして分岐命令のステップ１１のアドレスａｄｒ８
と、その次にアクセスされるアドレスａｄｒ２がヒスト
リメモリ２３に記憶され、以後同様の処理を繰り返す。

こうして第２図（ｂ）に示すプログラムの処理が終了す
るが、種々の条件を変更することによって全ての分岐す
るパスを通るように条件を設定し、必要な回数だけこの
プログラムを走らせる。

こうしてヒストリメモリ２３に分岐命令のアドレスと、
その次にアクセスされたアドレスデータを記憶していく
。このようにしてコンピュータシステム１の動作を終え
、次にこのヒストリメモリ２３のデータに従ってプログ
ラムを分析する過程に入る。

第７図はＣＩ”Ｕｌ　１の処理を示すフローチャートで
ある。さて動作を開始するとまずステップ４０において
ヒストリメモリ２３の先頭レコード、例えば第６図のヒ
ストリノそり２３のデータの場合にはアドレスａｄｒ２
にセットする。そしてステップ４１においてヒストリノ
そり２３の全レコードの走査が終了したかどうかをヂエ
ソクし、終了していなければステップ４２においてこの
検査中アドレスは分岐命令のアドレスか否かを調べる。

これが分岐命令アドレスであればヒストリメモリ２３内
の次のレコードのアドレスと、分岐命令の次の命令　１
アドレスとが一致するかどうかをチェックする。

これが一致すれば分岐台−今によって分岐せずに処理が
進行したということが判るのでネキストフラグをセント
し、一致しなければ分岐命令によって分岐したというこ
とが判るので分岐フラグをセットする（ステップ４６．
４７）。例えば第６図のヒストリメモリ２３のデータ例
ではアドレスａｄｒ２の次にアドレスａｄｒ３が記憶さ
れており、こればここでは分岐が起こらずプログラムが
そのまま進行したということを示しているのでネキスト
フラグが立てられる。そしてステップ４８に進んでヒス
トリノそり２３の次のレコード即らア］ルスａｄｒ３に
セントしてステップ４１に戻る。この場合には未だ全て
の走査が完了していないので、ステップ４２に進んでこ
れが分岐命令アドレスであるかどうかをチェックする。

アドレスａｄｒ３は分岐命令のアドレスではないのでス
テップ４３から４１３に飛び、ヒストリメモリ２３の次
のレコードにセントを移してステ、７プ４１に戻る。さ
て次のアドレスａｄｒ６ば分岐命令アドレスであるので
ステップ４４に進む。この場合はヒストリフモリ２３内
の次のレコードのア下レス、即ちａｄｒ８と分岐命令ア
１−゛レスの次の命令アドレス即ちアｌルスａｄｒ７と
は一致しない。従ってこの場合分岐が行われたというこ
とがわかるのでステップ４７に進んで分岐フラグをセッ
トする。このようにして分岐命令アドレスがある毎にそ
の分岐が行われたかどうかをヂエソクして、ネキストフ
ラグもしくは分岐フラグをセットする。

ここでプログラムの処理がいずれの分岐命令でも分岐す
ることなく終了した場合には、第５図において各分岐命
令アドレスに対してネキストフラグ、又は分岐フラグが
立つためこのフラグ領域の半分が０のままとなる。しか
しヒストリメモリ２３に第６し１に示すような処理結果
が得られた場合には、第７図に示したネキストフラグ、
及び分岐フラグの全てが１となる。このように双方のフ
ラグが全て１となった場合には第２１ＺＩ　ｌ＋）に示
したフローチャー１−の全てのパスを通過していること
が判る。このような１′り断結果は、キー人力装置１３
からの指示に従って表示器１４に表示さ−Ｕるものとす
る。このようにすれば直接Ｃｌカバレージの情報を収集
することが可能となる。更にヒス１、リメモリ２３のア
ドレスデータに基づいて、よりレベルの高いＣ２，Ｃ３
等のカバレージ情報も冑ることができる。

【図面の簡単な説明】

第１図は本発明によるプログラムアナライザを検査の対
象となるコンピュータシステムに接続した状態を示すブ
ロック図、第２図（ａｌはオブジェクトプログラムが記
述されたメモリ３のメモリマツプ、第２図（ｂ）はその
フローチャート、第３図はビットマツプメモリ１９のメ
モリマツプ、第４図はチェックポイントアドレステーブ
ルを作成する場合のフローヂ十−ト、第５図はチェック
ポイントアドレステーブルを示す図、第６図はヒストリ
メモリ２３の記憶内容示す図、第７図はヒストリメモリ
２３のアドレスデータに基づいて処理を行う場合のＣＰ
ＵＩＩの動作を示すフローチャー１・である。 ｌ　−コンピユークシステム　２．　Ｌ　Ｌ−−−ＣＰ
　ｔＪ　３　、　１２−−−−−メモリ　１　Ｂ−−−
−−−デごＪ−ダ　１９−　−ビットマツプメモリ　２
０−−−−一−Ｄ型フリソプフＬ１ツブ　２１−−−オ
ア回路２２−−−−−−一タイミングコントロール回路
　２３−一　ヒストリメモリ 特許出願人　立石電機株式会社 代理人　弁理士　岡本宜喜（他１名） ／、ｉ（２図　（ａ） 第　２　′ｌｉ：　（ｂ） 第３図 第４図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. （１）中央演算装置と、該中央演算装置にパスラインを
   介して接続されプログラムを記憶するメモリと、を有す
   るコンピュータシステムのプログラムを解析するプログ
   ラムアナライザであって、前記被検査システムのアドレ
   スバスに接続され、少なくとも検査対象となるプログラ
   ムの前記メモリ内での保持領域に等しいアドレス空間を
   持ら、該プログラムの分岐命令に対応する番地のビット
   が立てられたビットマツプメモリと、 前記被検査システムにおいてオペレーションコードを記
   憶する番地のアクセス時のタイミング信号を検出するタ
   イミングコントロール回路と、前記被検査システムの分
   岐命令の番地のアクセス時に得られる前記ビットマツプ
   メモリ出力を前記タイミングコントロール回路の出力に
   基づいて遅延させる手段を有し、前記被検査システムの
   分岐命令と引き続く命令のアクセス時に出力を出す読込
   信号発生手段と、 前記被検査システムのアドレスバスに接続され、前記読
   込信号発生手段の出力に基づいてアクセスされるアドレ
   スを記憶するヒストリメモリと、前記ヒストリメモリに
   記憶されたアドレスデータに基づいて分岐命令による分
   岐の有無を判定する分岐判定手段と、を具備することを
   特徴とするプログラムアナライザ。