JPS59202551A - プログラムアナライザ - Google Patents
プログラムアナライザInfo
- Publication number
- JPS59202551A JPS59202551A JP58077535A JP7753583A JPS59202551A JP S59202551 A JPS59202551 A JP S59202551A JP 58077535 A JP58077535 A JP 58077535A JP 7753583 A JP7753583 A JP 7753583A JP S59202551 A JPS59202551 A JP S59202551A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit
- program
- address
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の分野)
本発明は、プロセッサを備えた機器すなわち実機に接続
され、この実機のプログラムの検査を行なうプログラム
アナライザに関し、特にテスト対象となるプログラムを
実機を用いて、実時間で走行させて、使用部分のアドレ
スを記憶するようにしたプログラムアナライザに関する
。
され、この実機のプログラムの検査を行なうプログラム
アナライザに関し、特にテスト対象となるプログラムを
実機を用いて、実時間で走行させて、使用部分のアドレ
スを記憶するようにしたプログラムアナライザに関する
。
(発明の背景)
プログラム作成後のテストにおいて、様′々なテストケ
ースを用いてテスト対象となる。プログラムを実行させ
て動作を確認する。この時に、実際に使用された部分と
使用されなかった部分の切り分け、特にテスト(使用)
されなかった部分を明確にすることは、該当プログラム
のテストには欠かすことのできないものである。このよ
うにプログラムの各命令が実行されたか否かを評価する
手段としてCOカバレージの収集がある。
ースを用いてテスト対象となる。プログラムを実行させ
て動作を確認する。この時に、実際に使用された部分と
使用されなかった部分の切り分け、特にテスト(使用)
されなかった部分を明確にすることは、該当プログラム
のテストには欠かすことのできないものである。このよ
うにプログラムの各命令が実行されたか否かを評価する
手段としてCOカバレージの収集がある。
従来、COカバレージを得る方法として、ビットマツプ
メモリを用(\、プロセッサの送出するアドレス信号に
対応するビットをセットすることにより各命令が実行さ
れたか否かを判定する方法が知られている。しかしこの
方法によると、ビットマツプメモリとしてデバッグ対象
実機のメモリ空間に対応する容量のものが必要となり、
該ビット−マツプメモリの容量が大きくなる欠点があっ
た。
メモリを用(\、プロセッサの送出するアドレス信号に
対応するビットをセットすることにより各命令が実行さ
れたか否かを判定する方法が知られている。しかしこの
方法によると、ビットマツプメモリとしてデバッグ対象
実機のメモリ空間に対応する容量のものが必要となり、
該ビット−マツプメモリの容量が大きくなる欠点があっ
た。
しかも、通常のデバッグにおいてはプログラムの一部分
のデバッグまたは検査が行なえれはよく、この場合、ビ
ットマツプメモリも該当するプログラムエリアのみに対
応する容量のものでよい。
のデバッグまたは検査が行なえれはよく、この場合、ビ
ットマツプメモリも該当するプログラムエリアのみに対
応する容量のものでよい。
(発明の目的)
本発明は、ビットマツプメモリを用いてCoカバレージ
情報を収集するプログラムアナライザにおいて、ビット
マツプメモリの容量を減少させることを目的とする。
情報を収集するプログラムアナライザにおいて、ビット
マツプメモリの容量を減少させることを目的とする。
(発明の構成および効果)
本発明は、プログラムアナティザにおいて、実機のプロ
グラムメモリのアドレス空間より小さな空間を有しかつ
該アドレス空間の任意のエリアが割り付けられた第1の
ビットマツプメモリと、該第1のビットマツプメモリで
割り付けられたエリア内の各アドレスに対応するビット
に所定値のデータが書込まれる第2のピントマツプメモ
リとを用いるという構想に基づくもので、本発明による
と、ビットマツプメモリの容量を減少させてい7るにも
拘らず、該ビットマツプメモリの各ビットは実機プロセ
ッサの全アドレス空間に対応しているため、COカバレ
ージが収集でき、プログラム品質の確認を行なうことが
できる。また、上記Coカバレージ情報を実機プロセッ
サの実時間の走行中に得ることができ、さらに実機のメ
モリ空間が大きい場合にも、それに対応してビットマツ
プメモリの容量を増加させる必要がない。
グラムメモリのアドレス空間より小さな空間を有しかつ
該アドレス空間の任意のエリアが割り付けられた第1の
ビットマツプメモリと、該第1のビットマツプメモリで
割り付けられたエリア内の各アドレスに対応するビット
に所定値のデータが書込まれる第2のピントマツプメモ
リとを用いるという構想に基づくもので、本発明による
と、ビットマツプメモリの容量を減少させてい7るにも
拘らず、該ビットマツプメモリの各ビットは実機プロセ
ッサの全アドレス空間に対応しているため、COカバレ
ージが収集でき、プログラム品質の確認を行なうことが
できる。また、上記Coカバレージ情報を実機プロセッ
サの実時間の走行中に得ることができ、さらに実機のメ
モリ空間が大きい場合にも、それに対応してビットマツ
プメモリの容量を増加させる必要がない。
(実施例の説明)
以下、図面により本発明の詳細な説明する。
第1図は、本発明の1実施例に係わるプログラムアナラ
イザの概略を示す。同図のプログラムアナライザ1はプ
ロセッサ(CP、U2)2、ビットマツプメモl)3,
7、マルチプレクサ4,6、タイミングコントロール回
路5、コントロール回路8、メモリ10、オアゲート1
1,12、インバータ13、ゲート回路14等を具備す
る。検査の対象となるプログラムを実行する実機20は
、プロセッサ(CPU1)21および該プロセッサ21
の制御プログラムが格納されたプログラムメモリ22を
具備する。プロセッサ21とメモリ22とはコントロー
ルバス23、アドレスバス24およびデータバス25を
含むシステムバスによって接続されている。実機20の
アドレスバス24はプログラムアナライザ1′のマルチ
プレクサ4および6に接続されている。また、実機20
のコントロールバス23はプログラムアナライザ1のタ
イミングコントロール回路5に接続されている。
イザの概略を示す。同図のプログラムアナライザ1はプ
ロセッサ(CP、U2)2、ビットマツプメモl)3,
7、マルチプレクサ4,6、タイミングコントロール回
路5、コントロール回路8、メモリ10、オアゲート1
1,12、インバータ13、ゲート回路14等を具備す
る。検査の対象となるプログラムを実行する実機20は
、プロセッサ(CPU1)21および該プロセッサ21
の制御プログラムが格納されたプログラムメモリ22を
具備する。プロセッサ21とメモリ22とはコントロー
ルバス23、アドレスバス24およびデータバス25を
含むシステムバスによって接続されている。実機20の
アドレスバス24はプログラムアナライザ1′のマルチ
プレクサ4および6に接続されている。また、実機20
のコントロールバス23はプログラムアナライザ1のタ
イミングコントロール回路5に接続されている。
ビットマツプメモリ7は、実機20のプログラムメモリ
22のアドレス空間より小さなビット数を有し、実機2
0のアドレス空間を該ビット数のエリアに分割する。ビ
ットマツプメモリ3はメモリ7の各ビットに対応して割
り付けられたエリアのアドレス空間に対応したビット数
を有する。ここでは、例えば実機のアドレス信号がA1
−A23の23ビツトすなわち8Mバイトで構成された
のに対してビットマツプメモリ7が128ビツト、ビッ
トマツプメモリ3が64にビットのもので済ませている
。マルチプレクサ4および6は、それぞれビットマツプ
メモリ7および3を実機20のプロセッサ21とプログ
ラムアナライザ1のプロセッサ2の内いずれかでアクセ
ス可能とするためのものである。
22のアドレス空間より小さなビット数を有し、実機2
0のアドレス空間を該ビット数のエリアに分割する。ビ
ットマツプメモリ3はメモリ7の各ビットに対応して割
り付けられたエリアのアドレス空間に対応したビット数
を有する。ここでは、例えば実機のアドレス信号がA1
−A23の23ビツトすなわち8Mバイトで構成された
のに対してビットマツプメモリ7が128ビツト、ビッ
トマツプメモリ3が64にビットのもので済ませている
。マルチプレクサ4および6は、それぞれビットマツプ
メモリ7および3を実機20のプロセッサ21とプログ
ラムアナライザ1のプロセッサ2の内いずれかでアクセ
ス可能とするためのものである。
次に第1図のプログラムアナティザの動作を第2図のフ
ローチャートを参照して説明する。
ローチャートを参照して説明する。
第1図の回路において、プログラムアナライザ1のプロ
セッサ2は、先ずプログラムアナライザ1のマルチプレ
クサ4,6がプロセッサ2のアビレスバス16とビット
マツプメモリ7.3のアドレスバスとを接続するように
切り換えるとともにコントロール回路8からビットマツ
プメモリ7゜3に書込信号Wを印加して該メモリ7.3
を書込状態にする。そして、ビットマツプメモリ3にプ
ロセッサ2のデータバス11からコントロール回路8お
よびオア回路11を介して入力信号IN=+10 ++
およびチップセレクト信号C8−“1″を印加しながら
プロセッサ2のアドレス信号により該メモリ3の全アド
レスを順次アドレッシングしてクリアし、続いてプロセ
ッサ2のアドレスバス16およびデータバス17からビ
ットマツプメモリ7の被検査プログラムの被検査エリア
に対応するアドレスに所定値のデータを書込む。所定値
のデータとしては、例えは、前記被検査エリアに対応す
るアト゛レスにII I ++が、他のアドレスには+
+ O++が書込まれる(1)。この被検査エリアの設
定はオはレータのキー人力により行なわれる。
セッサ2は、先ずプログラムアナライザ1のマルチプレ
クサ4,6がプロセッサ2のアビレスバス16とビット
マツプメモリ7.3のアドレスバスとを接続するように
切り換えるとともにコントロール回路8からビットマツ
プメモリ7゜3に書込信号Wを印加して該メモリ7.3
を書込状態にする。そして、ビットマツプメモリ3にプ
ロセッサ2のデータバス11からコントロール回路8お
よびオア回路11を介して入力信号IN=+10 ++
およびチップセレクト信号C8−“1″を印加しながら
プロセッサ2のアドレス信号により該メモリ3の全アド
レスを順次アドレッシングしてクリアし、続いてプロセ
ッサ2のアドレスバス16およびデータバス17からビ
ットマツプメモリ7の被検査プログラムの被検査エリア
に対応するアドレスに所定値のデータを書込む。所定値
のデータとしては、例えは、前記被検査エリアに対応す
るアト゛レスにII I ++が、他のアドレスには+
+ O++が書込まれる(1)。この被検査エリアの設
定はオはレータのキー人力により行なわれる。
このようにして、ビットマツプメモリ3をクリアし、ビ
ットマツプメモリ7には、検査すべきプログラムのアド
レス空間が指示される。次に、デバッグオシレータが図
示しないキー人力装置等を介して被検査プログラムのC
Oカバレージの収集を指示すると(2)、プロセッサ2
はコントロール回路5を介してビットマツプメモリ7に
印加される書込信号を遮断してビットマツプメモリ7を
読出状態にし、マルチプレクサ4 、6を実機20のア
ビレスパス24とビットマツプメモリ7.3のア1゛”
レス入力とを接続する状態に設定する。続いて実機20
のプロセッサ21にラン信号を与え、実機20のプログ
ラムを実行する(3)。
ットマツプメモリ7には、検査すべきプログラムのアド
レス空間が指示される。次に、デバッグオシレータが図
示しないキー人力装置等を介して被検査プログラムのC
Oカバレージの収集を指示すると(2)、プロセッサ2
はコントロール回路5を介してビットマツプメモリ7に
印加される書込信号を遮断してビットマツプメモリ7を
読出状態にし、マルチプレクサ4 、6を実機20のア
ビレスパス24とビットマツプメモリ7.3のア1゛”
レス入力とを接続する状態に設定する。続いて実機20
のプロセッサ21にラン信号を与え、実機20のプログ
ラムを実行する(3)。
この時、実機20のプロセッサ21からプログラムメモ
リ22がアクセスされて命令の実行が行なわれるが、プ
ロセッサ21からアドレスバス24を介してメモリ22
に入力されるアドレスデータの上位7ビツトAI7〜A
2’3はマルチプレクサ4を介してビットマツプメモリ
7のアドレス入力に印加される。これにより、ビットマ
ツプメモリ7からは、実根20においてアクセスされた
プログラムメモリ22のアドレスデータの上位7ビツト
でアクセスされまの読出出力が出力端子OUTからオア
回路11を介してビットマツプメモリ3のチップセレク
ト端子CSに印加される。
リ22がアクセスされて命令の実行が行なわれるが、プ
ロセッサ21からアドレスバス24を介してメモリ22
に入力されるアドレスデータの上位7ビツトAI7〜A
2’3はマルチプレクサ4を介してビットマツプメモリ
7のアドレス入力に印加される。これにより、ビットマ
ツプメモリ7からは、実根20においてアクセスされた
プログラムメモリ22のアドレスデータの上位7ビツト
でアクセスされまの読出出力が出力端子OUTからオア
回路11を介してビットマツプメモリ3のチップセレク
ト端子CSに印加される。
また、タイミングコントロール回路5は、常時、コント
ロールバス23を監視し、アl−ゝレスパス上のアドレ
ス、データが有効な時期に書込タイミシグパルスを出力
する。この書込タイミングパルスはビットマツプメモリ
3の書込制御端子に印加される。これにより、ビットマ
ツプメモリ3は、ビットマツプメモリ7から出力II
I ++が読出されたとき書込タイミングパルスのタイ
ミングで書込状態となり、このとき、マルチプレクサ6
を介してアドレス入力に印加される実機アドレスバス2
4のアドレスデータの下位ビットA1〜A16に対応す
るビットに所定の値例えは1′″が書込まれる(4)。
ロールバス23を監視し、アl−ゝレスパス上のアドレ
ス、データが有効な時期に書込タイミシグパルスを出力
する。この書込タイミングパルスはビットマツプメモリ
3の書込制御端子に印加される。これにより、ビットマ
ツプメモリ3は、ビットマツプメモリ7から出力II
I ++が読出されたとき書込タイミングパルスのタイ
ミングで書込状態となり、このとき、マルチプレクサ6
を介してアドレス入力に印加される実機アドレスバス2
4のアドレスデータの下位ビットA1〜A16に対応す
るビットに所定の値例えは1′″が書込まれる(4)。
次にブレーク等により所望の位置で実機プロセッサ21
を停止すると(5)、データ収集が完了したか否かを判
定しく6)、完了していなければプロセッサ21を再び
ランさせてデータ収集を行ない(3〜5)、データ収集
が完了していれば、ビットマツプメモリ3からデータを
読込んで(7)、カバレージデータ集計を行ない、図示
しない表示器またはプリンタ等で第3図に示すような出
力表示を行なう。
を停止すると(5)、データ収集が完了したか否かを判
定しく6)、完了していなければプロセッサ21を再び
ランさせてデータ収集を行ない(3〜5)、データ収集
が完了していれば、ビットマツプメモリ3からデータを
読込んで(7)、カバレージデータ集計を行ない、図示
しない表示器またはプリンタ等で第3図に示すような出
力表示を行なう。
第1図は本発明の1実施例に係るプログラムアナライザ
の概略の構成を示すブロック図、第2図は第1図のプロ
グラムアナライザの動作説明のためのフローチャート、
第3図は第1図のプログラムアナライザによって作成さ
れた集計情報例を示す図である。 1・・・プログラムアナライザ、2・・・プロセッサ、
3・7・・・ビットマツプメモリ、t−辷=寸===中
壬2゜・・・実機、21・・・プロセッサ、22・・・
プログラムメモl)、23・・・コントロールバス、2
4・・・アドレスバス、25・・・データバス。 特許出願人 立石電機株式会社 代−埋入 弁理士 伊東辰雄 代理人 弁理士 伊東哲也
の概略の構成を示すブロック図、第2図は第1図のプロ
グラムアナライザの動作説明のためのフローチャート、
第3図は第1図のプログラムアナライザによって作成さ
れた集計情報例を示す図である。 1・・・プログラムアナライザ、2・・・プロセッサ、
3・7・・・ビットマツプメモリ、t−辷=寸===中
壬2゜・・・実機、21・・・プロセッサ、22・・・
プログラムメモl)、23・・・コントロールバス、2
4・・・アドレスバス、25・・・データバス。 特許出願人 立石電機株式会社 代−埋入 弁理士 伊東辰雄 代理人 弁理士 伊東哲也
Claims (1)
- 1、 プロセッサと該プロセッサの制御プログラムを記
憶したプログラムメモリとを具備する実機の、システム
バスもしくは該プロセッサのリード端子からアドレス信
号、データ信号およびコントロール信号を取出してプロ
グラムの検査を行なうプログラムアナライザであって、
該プログラムアナライザは、該プログラムメモリのアド
レス空間より小さな空間を有しかつ該プログラムメモリ
の所定のエリアに対応するビットに第1の所定値を記憶
した第1のビットマツプメモリと、該ビットマツプメモ
リを該実機のアドレス信号の上位側ビリアクセスされた
ビットに第2の所定値が書込まれる第2のビットマツプ
メモリとを具備することを特徴とするプログラムアナラ
イザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58077535A JPS59202551A (ja) | 1983-05-04 | 1983-05-04 | プログラムアナライザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58077535A JPS59202551A (ja) | 1983-05-04 | 1983-05-04 | プログラムアナライザ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59202551A true JPS59202551A (ja) | 1984-11-16 |
Family
ID=13636676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58077535A Pending JPS59202551A (ja) | 1983-05-04 | 1983-05-04 | プログラムアナライザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59202551A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6049445A (ja) * | 1983-08-29 | 1985-03-18 | Indeeta Syst Kk | マイクロプロセッサ等のデバッグ装置 |
-
1983
- 1983-05-04 JP JP58077535A patent/JPS59202551A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6049445A (ja) * | 1983-08-29 | 1985-03-18 | Indeeta Syst Kk | マイクロプロセッサ等のデバッグ装置 |
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