JPS59202551A - プログラムアナライザ - Google Patents
プログラムアナライザInfo
- Publication number
- JPS59202551A JPS59202551A JP58077535A JP7753583A JPS59202551A JP S59202551 A JPS59202551 A JP S59202551A JP 58077535 A JP58077535 A JP 58077535A JP 7753583 A JP7753583 A JP 7753583A JP S59202551 A JPS59202551 A JP S59202551A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit
- program
- address
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は、プロセッサを備えた機器すなわち実機に接続
され、この実機のプログラムの検査を行なうプログラム
アナライザに関し、特にテスト対象となるプログラムを
実機を用いて、実時間で走行させて、使用部分のアドレ
スを記憶するようにしたプログラムアナライザに関する
。
され、この実機のプログラムの検査を行なうプログラム
アナライザに関し、特にテスト対象となるプログラムを
実機を用いて、実時間で走行させて、使用部分のアドレ
スを記憶するようにしたプログラムアナライザに関する
。
（発明の背景）
プログラム作成後のテストにおいて、様′々なテストケ
ースを用いてテスト対象となる。プログラムを実行させ
て動作を確認する。この時に、実際に使用された部分と
使用されなかった部分の切り分け、特にテスト（使用）
されなかった部分を明確にすることは、該当プログラム
のテストには欠かすことのできないものである。このよ
うにプログラムの各命令が実行されたか否かを評価する
手段としてＣＯカバレージの収集がある。
ースを用いてテスト対象となる。プログラムを実行させ
て動作を確認する。この時に、実際に使用された部分と
使用されなかった部分の切り分け、特にテスト（使用）
されなかった部分を明確にすることは、該当プログラム
のテストには欠かすことのできないものである。このよ
うにプログラムの各命令が実行されたか否かを評価する
手段としてＣＯカバレージの収集がある。
従来、ＣＯカバレージを得る方法として、ビットマツプ
メモリを用（＼、プロセッサの送出するアドレス信号に
対応するビットをセットすることにより各命令が実行さ
れたか否かを判定する方法が知られている。しかしこの
方法によると、ビットマツプメモリとしてデバッグ対象
実機のメモリ空間に対応する容量のものが必要となり、
該ビット−マツプメモリの容量が大きくなる欠点があっ
た。
メモリを用（＼、プロセッサの送出するアドレス信号に
対応するビットをセットすることにより各命令が実行さ
れたか否かを判定する方法が知られている。しかしこの
方法によると、ビットマツプメモリとしてデバッグ対象
実機のメモリ空間に対応する容量のものが必要となり、
該ビット−マツプメモリの容量が大きくなる欠点があっ
た。
しかも、通常のデバッグにおいてはプログラムの一部分
のデバッグまたは検査が行なえれはよく、この場合、ビ
ットマツプメモリも該当するプログラムエリアのみに対
応する容量のものでよい。
のデバッグまたは検査が行なえれはよく、この場合、ビ
ットマツプメモリも該当するプログラムエリアのみに対
応する容量のものでよい。
（発明の目的）
本発明は、ビットマツプメモリを用いてＣｏカバレージ
情報を収集するプログラムアナライザにおいて、ビット
マツプメモリの容量を減少させることを目的とする。
情報を収集するプログラムアナライザにおいて、ビット
マツプメモリの容量を減少させることを目的とする。
（発明の構成および効果）
本発明は、プログラムアナティザにおいて、実機のプロ
グラムメモリのアドレス空間より小さな空間を有しかつ
該アドレス空間の任意のエリアが割り付けられた第１の
ビットマツプメモリと、該第１のビットマツプメモリで
割り付けられたエリア内の各アドレスに対応するビット
に所定値のデータが書込まれる第２のピントマツプメモ
リとを用いるという構想に基づくもので、本発明による
と、ビットマツプメモリの容量を減少させてい７るにも
拘らず、該ビットマツプメモリの各ビットは実機プロセ
ッサの全アドレス空間に対応しているため、ＣＯカバレ
ージが収集でき、プログラム品質の確認を行なうことが
できる。また、上記Ｃｏカバレージ情報を実機プロセッ
サの実時間の走行中に得ることができ、さらに実機のメ
モリ空間が大きい場合にも、それに対応してビットマツ
プメモリの容量を増加させる必要がない。
グラムメモリのアドレス空間より小さな空間を有しかつ
該アドレス空間の任意のエリアが割り付けられた第１の
ビットマツプメモリと、該第１のビットマツプメモリで
割り付けられたエリア内の各アドレスに対応するビット
に所定値のデータが書込まれる第２のピントマツプメモ
リとを用いるという構想に基づくもので、本発明による
と、ビットマツプメモリの容量を減少させてい７るにも
拘らず、該ビットマツプメモリの各ビットは実機プロセ
ッサの全アドレス空間に対応しているため、ＣＯカバレ
ージが収集でき、プログラム品質の確認を行なうことが
できる。また、上記Ｃｏカバレージ情報を実機プロセッ
サの実時間の走行中に得ることができ、さらに実機のメ
モリ空間が大きい場合にも、それに対応してビットマツ
プメモリの容量を増加させる必要がない。
（実施例の説明）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わるプログラムアナラ
イザの概略を示す。同図のプログラムアナライザ１はプ
ロセッサ（ＣＰ、Ｕ２）２、ビットマツプメモｌ）３，
７、マルチプレクサ４，６、タイミングコントロール回
路５、コントロール回路８、メモリ１０、オアゲート１
１，１２、インバータ１３、ゲート回路１４等を具備す
る。検査の対象となるプログラムを実行する実機２０は
、プロセッサ（ＣＰＵ１）２１および該プロセッサ２１
の制御プログラムが格納されたプログラムメモリ２２を
具備する。プロセッサ２１とメモリ２２とはコントロー
ルバス２３、アドレスバス２４およびデータバス２５を
含むシステムバスによって接続されている。実機２０の
アドレスバス２４はプログラムアナライザ１′のマルチ
プレクサ４および６に接続されている。また、実機２０
のコントロールバス２３はプログラムアナライザ１のタ
イミングコントロール回路５に接続されている。
イザの概略を示す。同図のプログラムアナライザ１はプ
ロセッサ（ＣＰ、Ｕ２）２、ビットマツプメモｌ）３，
７、マルチプレクサ４，６、タイミングコントロール回
路５、コントロール回路８、メモリ１０、オアゲート１
１，１２、インバータ１３、ゲート回路１４等を具備す
る。検査の対象となるプログラムを実行する実機２０は
、プロセッサ（ＣＰＵ１）２１および該プロセッサ２１
の制御プログラムが格納されたプログラムメモリ２２を
具備する。プロセッサ２１とメモリ２２とはコントロー
ルバス２３、アドレスバス２４およびデータバス２５を
含むシステムバスによって接続されている。実機２０の
アドレスバス２４はプログラムアナライザ１′のマルチ
プレクサ４および６に接続されている。また、実機２０
のコントロールバス２３はプログラムアナライザ１のタ
イミングコントロール回路５に接続されている。
ビットマツプメモリ７は、実機２０のプログラムメモリ
２２のアドレス空間より小さなビット数を有し、実機２
０のアドレス空間を該ビット数のエリアに分割する。ビ
ットマツプメモリ３はメモリ７の各ビットに対応して割
り付けられたエリアのアドレス空間に対応したビット数
を有する。ここでは、例えば実機のアドレス信号がＡ１
−Ａ２３の２３ビツトすなわち８Ｍバイトで構成された
のに対してビットマツプメモリ７が１２８ビツト、ビッ
トマツプメモリ３が６４にビットのもので済ませている
。マルチプレクサ４および６は、それぞれビットマツプ
メモリ７および３を実機２０のプロセッサ２１とプログ
ラムアナライザ１のプロセッサ２の内いずれかでアクセ
ス可能とするためのものである。
２２のアドレス空間より小さなビット数を有し、実機２
０のアドレス空間を該ビット数のエリアに分割する。ビ
ットマツプメモリ３はメモリ７の各ビットに対応して割
り付けられたエリアのアドレス空間に対応したビット数
を有する。ここでは、例えば実機のアドレス信号がＡ１
−Ａ２３の２３ビツトすなわち８Ｍバイトで構成された
のに対してビットマツプメモリ７が１２８ビツト、ビッ
トマツプメモリ３が６４にビットのもので済ませている
。マルチプレクサ４および６は、それぞれビットマツプ
メモリ７および３を実機２０のプロセッサ２１とプログ
ラムアナライザ１のプロセッサ２の内いずれかでアクセ
ス可能とするためのものである。
次に第１図のプログラムアナティザの動作を第２図のフ
ローチャートを参照して説明する。
ローチャートを参照して説明する。
第１図の回路において、プログラムアナライザ１のプロ
セッサ２は、先ずプログラムアナライザ１のマルチプレ
クサ４，６がプロセッサ２のアビレスバス１６とビット
マツプメモリ７．３のアドレスバスとを接続するように
切り換えるとともにコントロール回路８からビットマツ
プメモリ７゜３に書込信号Ｗを印加して該メモリ７．３
を書込状態にする。そして、ビットマツプメモリ３にプ
ロセッサ２のデータバス１１からコントロール回路８お
よびオア回路１１を介して入力信号ＩＮ＝＋１０ ＋＋
およびチップセレクト信号Ｃ８−“１″を印加しながら
プロセッサ２のアドレス信号により該メモリ３の全アド
レスを順次アドレッシングしてクリアし、続いてプロセ
ッサ２のアドレスバス１６およびデータバス１７からビ
ットマツプメモリ７の被検査プログラムの被検査エリア
に対応するアドレスに所定値のデータを書込む。所定値
のデータとしては、例えは、前記被検査エリアに対応す
るアト゛レスにＩＩ Ｉ ＋＋が、他のアドレスには＋
＋ Ｏ＋＋が書込まれる（１）。この被検査エリアの設
定はオはレータのキー人力により行なわれる。
セッサ２は、先ずプログラムアナライザ１のマルチプレ
クサ４，６がプロセッサ２のアビレスバス１６とビット
マツプメモリ７．３のアドレスバスとを接続するように
切り換えるとともにコントロール回路８からビットマツ
プメモリ７゜３に書込信号Ｗを印加して該メモリ７．３
を書込状態にする。そして、ビットマツプメモリ３にプ
ロセッサ２のデータバス１１からコントロール回路８お
よびオア回路１１を介して入力信号ＩＮ＝＋１０ ＋＋
およびチップセレクト信号Ｃ８−“１″を印加しながら
プロセッサ２のアドレス信号により該メモリ３の全アド
レスを順次アドレッシングしてクリアし、続いてプロセ
ッサ２のアドレスバス１６およびデータバス１７からビ
ットマツプメモリ７の被検査プログラムの被検査エリア
に対応するアドレスに所定値のデータを書込む。所定値
のデータとしては、例えは、前記被検査エリアに対応す
るアト゛レスにＩＩ Ｉ ＋＋が、他のアドレスには＋
＋ Ｏ＋＋が書込まれる（１）。この被検査エリアの設
定はオはレータのキー人力により行なわれる。
このようにして、ビットマツプメモリ３をクリアし、ビ
ットマツプメモリ７には、検査すべきプログラムのアド
レス空間が指示される。次に、デバッグオシレータが図
示しないキー人力装置等を介して被検査プログラムのＣ
Ｏカバレージの収集を指示すると（２）、プロセッサ２
はコントロール回路５を介してビットマツプメモリ７に
印加される書込信号を遮断してビットマツプメモリ７を
読出状態にし、マルチプレクサ４ 、６を実機２０のア
ビレスパス２４とビットマツプメモリ７．３のア１゛”
レス入力とを接続する状態に設定する。続いて実機２０
のプロセッサ２１にラン信号を与え、実機２０のプログ
ラムを実行する（３）。
ットマツプメモリ７には、検査すべきプログラムのアド
レス空間が指示される。次に、デバッグオシレータが図
示しないキー人力装置等を介して被検査プログラムのＣ
Ｏカバレージの収集を指示すると（２）、プロセッサ２
はコントロール回路５を介してビットマツプメモリ７に
印加される書込信号を遮断してビットマツプメモリ７を
読出状態にし、マルチプレクサ４ 、６を実機２０のア
ビレスパス２４とビットマツプメモリ７．３のア１゛”
レス入力とを接続する状態に設定する。続いて実機２０
のプロセッサ２１にラン信号を与え、実機２０のプログ
ラムを実行する（３）。
この時、実機２０のプロセッサ２１からプログラムメモ
リ２２がアクセスされて命令の実行が行なわれるが、プ
ロセッサ２１からアドレスバス２４を介してメモリ２２
に入力されるアドレスデータの上位７ビツトＡＩ７〜Ａ
２’３はマルチプレクサ４を介してビットマツプメモリ
７のアドレス入力に印加される。これにより、ビットマ
ツプメモリ７からは、実根２０においてアクセスされた
プログラムメモリ２２のアドレスデータの上位７ビツト
でアクセスされまの読出出力が出力端子ＯＵＴからオア
回路１１を介してビットマツプメモリ３のチップセレク
ト端子ＣＳに印加される。
リ２２がアクセスされて命令の実行が行なわれるが、プ
ロセッサ２１からアドレスバス２４を介してメモリ２２
に入力されるアドレスデータの上位７ビツトＡＩ７〜Ａ
２’３はマルチプレクサ４を介してビットマツプメモリ
７のアドレス入力に印加される。これにより、ビットマ
ツプメモリ７からは、実根２０においてアクセスされた
プログラムメモリ２２のアドレスデータの上位７ビツト
でアクセスされまの読出出力が出力端子ＯＵＴからオア
回路１１を介してビットマツプメモリ３のチップセレク
ト端子ＣＳに印加される。
また、タイミングコントロール回路５は、常時、コント
ロールバス２３を監視し、アｌ−ゝレスパス上のアドレ
ス、データが有効な時期に書込タイミシグパルスを出力
する。この書込タイミングパルスはビットマツプメモリ
３の書込制御端子に印加される。これにより、ビットマ
ツプメモリ３は、ビットマツプメモリ７から出力ＩＩ
Ｉ ＋＋が読出されたとき書込タイミングパルスのタイ
ミングで書込状態となり、このとき、マルチプレクサ６
を介してアドレス入力に印加される実機アドレスバス２
４のアドレスデータの下位ビットＡ１〜Ａ１６に対応す
るビットに所定の値例えは１′″が書込まれる（４）。
ロールバス２３を監視し、アｌ−ゝレスパス上のアドレ
ス、データが有効な時期に書込タイミシグパルスを出力
する。この書込タイミングパルスはビットマツプメモリ
３の書込制御端子に印加される。これにより、ビットマ
ツプメモリ３は、ビットマツプメモリ７から出力ＩＩ
Ｉ ＋＋が読出されたとき書込タイミングパルスのタイ
ミングで書込状態となり、このとき、マルチプレクサ６
を介してアドレス入力に印加される実機アドレスバス２
４のアドレスデータの下位ビットＡ１〜Ａ１６に対応す
るビットに所定の値例えは１′″が書込まれる（４）。
次にブレーク等により所望の位置で実機プロセッサ２１
を停止すると（５）、データ収集が完了したか否かを判
定しく６）、完了していなければプロセッサ２１を再び
ランさせてデータ収集を行ない（３〜５）、データ収集
が完了していれば、ビットマツプメモリ３からデータを
読込んで（７）、カバレージデータ集計を行ない、図示
しない表示器またはプリンタ等で第３図に示すような出
力表示を行なう。
を停止すると（５）、データ収集が完了したか否かを判
定しく６）、完了していなければプロセッサ２１を再び
ランさせてデータ収集を行ない（３〜５）、データ収集
が完了していれば、ビットマツプメモリ３からデータを
読込んで（７）、カバレージデータ集計を行ない、図示
しない表示器またはプリンタ等で第３図に示すような出
力表示を行なう。
第１図は本発明の１実施例に係るプログラムアナライザ
の概略の構成を示すブロック図、第２図は第１図のプロ
グラムアナライザの動作説明のためのフローチャート、
第３図は第１図のプログラムアナライザによって作成さ
れた集計情報例を示す図である。 １・・・プログラムアナライザ、２・・・プロセッサ、
３・７・・・ビットマツプメモリ、ｔ−辷＝寸＝＝＝中
壬２゜・・・実機、２１・・・プロセッサ、２２・・・
プログラムメモｌ）、２３・・・コントロールバス、２
４・・・アドレスバス、２５・・・データバス。 特許出願人 立石電機株式会社 代−埋入 弁理士 伊東辰雄 代理人 弁理士 伊東哲也
の概略の構成を示すブロック図、第２図は第１図のプロ
グラムアナライザの動作説明のためのフローチャート、
第３図は第１図のプログラムアナライザによって作成さ
れた集計情報例を示す図である。 １・・・プログラムアナライザ、２・・・プロセッサ、
３・７・・・ビットマツプメモリ、ｔ−辷＝寸＝＝＝中
壬２゜・・・実機、２１・・・プロセッサ、２２・・・
プログラムメモｌ）、２３・・・コントロールバス、２
４・・・アドレスバス、２５・・・データバス。 特許出願人 立石電機株式会社 代−埋入 弁理士 伊東辰雄 代理人 弁理士 伊東哲也
Claims (1)
- １、 プロセッサと該プロセッサの制御プログラムを記
憶したプログラムメモリとを具備する実機の、システム
バスもしくは該プロセッサのリード端子からアドレス信
号、データ信号およびコントロール信号を取出してプロ
グラムの検査を行なうプログラムアナライザであって、
該プログラムアナライザは、該プログラムメモリのアド
レス空間より小さな空間を有しかつ該プログラムメモリ
の所定のエリアに対応するビットに第１の所定値を記憶
した第１のビットマツプメモリと、該ビットマツプメモ
リを該実機のアドレス信号の上位側ビリアクセスされた
ビットに第２の所定値が書込まれる第２のビットマツプ
メモリとを具備することを特徴とするプログラムアナラ
イザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077535A JPS59202551A (ja) | 1983-05-04 | 1983-05-04 | プログラムアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077535A JPS59202551A (ja) | 1983-05-04 | 1983-05-04 | プログラムアナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59202551A true JPS59202551A (ja) | 1984-11-16 |
Family
ID=13636676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58077535A Pending JPS59202551A (ja) | 1983-05-04 | 1983-05-04 | プログラムアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049445A (ja) * | 1983-08-29 | 1985-03-18 | Indeeta Syst Kk | マイクロプロセッサ等のデバッグ装置 |
-
1983
- 1983-05-04 JP JP58077535A patent/JPS59202551A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049445A (ja) * | 1983-08-29 | 1985-03-18 | Indeeta Syst Kk | マイクロプロセッサ等のデバッグ装置 |
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