JPS6253858B2 - - Google Patents
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- JPS6253858B2 JPS6253858B2 JP57224533A JP22453382A JPS6253858B2 JP S6253858 B2 JPS6253858 B2 JP S6253858B2 JP 57224533 A JP57224533 A JP 57224533A JP 22453382 A JP22453382 A JP 22453382A JP S6253858 B2 JPS6253858 B2 JP S6253858B2
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- 238000012360 testing method Methods 0.000 claims description 46
- 238000012545 processing Methods 0.000 claims description 44
- 238000011069 regeneration method Methods 0.000 claims description 7
- 239000000284 extract Substances 0.000 claims description 2
- 238000012790 confirmation Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000008929 regeneration Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
(a)発明の技術分野
本発明は実時間処理プログラムの試験を行う処
理装置に係り、特に同一負荷条件による試験を容
易とするシステム負荷の等価的再生方式に関す。
理装置に係り、特に同一負荷条件による試験を容
易とするシステム負荷の等価的再生方式に関す。
(b) 技術の背景
実時間処理プログラムの試験を行う場合には、
該実時間処理プログラムを処理装置に設定し、外
部から入出力装置等により種々の負荷を投入し
て、処理状態を試験する所謂デバツグ作業が行わ
れる。かかるデバツグ作業中に発見された障害個
所（バグ）には応急的な修正（バツチ処理）を施
して試験を進め、全般のデバツグ作業が終了した
段階で、試験対象とした実時間処理プログラムの
応急修正個所を正式に修正し直し、改めて処理装
置に設定して同様の負荷を投入して確認試験を行
い、正式修正作業の正常性を確認する。かかる確
認試験の精度を向上する為には、確認試験の際に
投入する負荷がデバツグ作業段階で投入した負荷
を極力忠実に再現していることが望ましい。
該実時間処理プログラムを処理装置に設定し、外
部から入出力装置等により種々の負荷を投入し
て、処理状態を試験する所謂デバツグ作業が行わ
れる。かかるデバツグ作業中に発見された障害個
所（バグ）には応急的な修正（バツチ処理）を施
して試験を進め、全般のデバツグ作業が終了した
段階で、試験対象とした実時間処理プログラムの
応急修正個所を正式に修正し直し、改めて処理装
置に設定して同様の負荷を投入して確認試験を行
い、正式修正作業の正常性を確認する。かかる確
認試験の精度を向上する為には、確認試験の際に
投入する負荷がデバツグ作業段階で投入した負荷
を極力忠実に再現していることが望ましい。
(c) 従来技術と問題点
従来かかる確認試験を実施する場合には、デバ
ツグ作業段階と同様に試験者が入出力装置等を用
い、極力デバツグ作業時と同一負荷条件となる様
考慮し乍ら投入する以外になかつた。然るかかる
方法によつては、同一条件の負荷を忠実に再現す
ることは殆ど不可能であり、充分な精度を有する
確認試験は望めなかつた。然も負荷投入の為に、
デバツグ作業時に要した多大の労力を再び必要と
する欠点もあつた。
ツグ作業段階と同様に試験者が入出力装置等を用
い、極力デバツグ作業時と同一負荷条件となる様
考慮し乍ら投入する以外になかつた。然るかかる
方法によつては、同一条件の負荷を忠実に再現す
ることは殆ど不可能であり、充分な精度を有する
確認試験は望めなかつた。然も負荷投入の為に、
デバツグ作業時に要した多大の労力を再び必要と
する欠点もあつた。
(d) 発明の目的
本発明の目的は、前述の如き従来ある確認試験
段階における負荷再現方法の欠点を除去し、デバ
ツグ作業段階で投入した負荷を、多大の労力を費
やすこと無く極力忠実に再現することに在る。
段階における負荷再現方法の欠点を除去し、デバ
ツグ作業段階で投入した負荷を、多大の労力を費
やすこと無く極力忠実に再現することに在る。
(e) 発明の構成
この目的は、実時間処理プログラムの試験を行
う処理装置において、外部から負荷が投入された
時に試験対象処理機構の所定位置に到着する負荷
情報を抽出し、該負荷情報に到着時系列情報およ
び試験対象処理機構の識別情報を付加して蓄積す
る手段と、再現試験時に蓄積された前記負荷情報
をそれぞれ付加された前記時系列情報に従つて再
生する手段とを設けることにより達成される。
う処理装置において、外部から負荷が投入された
時に試験対象処理機構の所定位置に到着する負荷
情報を抽出し、該負荷情報に到着時系列情報およ
び試験対象処理機構の識別情報を付加して蓄積す
る手段と、再現試験時に蓄積された前記負荷情報
をそれぞれ付加された前記時系列情報に従つて再
生する手段とを設けることにより達成される。
(f) 発明の実施例
以下、本発明の一実施例を図面により説明す
る。第１図は本発明の一実施例によるシステム負
荷の等価的再生方式を示す図であり、第２図は第
１図における収集ポイントデータの一例を示す図
であり、第３図は第１図におけるトランザクシヨ
ンセルの一例を示す図である。なお、全図を通じ
て同一符号は同一対象物を示す。第１図におい
て、試験対象となる実時間処理プログラムを試験
する処理装置１には、システム負荷再生装置３が
付設されている。処理装置１内には、試験対象実
時間処理プログラムを設定し実行する試験対象処
理機構１１が設けられ、またシステム負荷再生装
置３内には、所要の収集ポイントデータｉ１を予
め格納した収集ポイント記憶回路３１が設けられ
る。収集ポイントデータｉ１は第２図に示される
如く、収集ポイントアドレスｉ１１および収集ポ
イントのトランザクシヨンアドレスｉ１２から構
成される。デバツグ作業段階において、入出力装
置２から試験者が種々の負荷を投入すると、入出
力ハンドラ１２は投入れる負荷から所要の負荷情
報（以後トランザクシヨンデータｉ３１と称す）
を作成し、試験対象処理機構１１に入力する。試
験対象処理機構１１は、設定された実時間処理プ
ログラムを構成する各命令を順次実行する過程
で、実行アドレスｉ２をシステム負荷再生装置３
のアドレスマツチ回路３２に伝達する。アドレス
マツチ回路３２は、試験対象処理機構１１から伝
達される実行アドレスｉ２を、収集ポイント記憶
回路３１に格納されている収集ポイントデータｉ
１内の収集ポイントアドレスｉ１１と照合し、両
者の一致を検出すると処理装置１内の割込ハンド
ラ１３に、該収集ポイントデータｉ１内の収集ポ
イントのトランザクシヨンアドレスｉ１２および
割込信号を伝達する。該割込信号を受信した割込
ハンドラ１３は、試験対象処理機構１１内の収集
ポイントのトランザクシヨンアドレスｉ１２に格
納されているトランザクシヨンデータｉ３１を抽
出し、試験対象処理機構１１を識別する為の試験
対象処理機構識別情報ｉ３２と共に収集ポイント
記憶回路３１に伝達する。アドレスマツチ回路３
２は、受信したトランザクシヨンデータｉ３１お
よび試験対象処理機構識別情報ｉ３２をトランザ
クシヨン収集制御回路３３に伝達する。トランザ
クシヨン収集制御回路３３は、受信したトランザ
クシヨンデータｉ３１および試験対象処理機構識
別情報ｉ３２を一旦入力トランザクシヨンバツフ
ア３４に蓄積し、タイミング制御回路３５から供
給される、トランザクシヨンデータｉ３１および
試験対象処理機構識別情報ｉ３２を収集した時点
を示すタイミング情報ｉ３３を、トランザクシヨ
ンデータｉ３１および試験対象処理機構識別情報
ｉ３２に付加してトランザクシヨンセルｉ３を構
成し、トランザクシヨン記憶制御回路３６を介し
てトランザクシヨン記憶回路３７に格納する。以
上の過程を繰返すことにより、デバツグ作業段階
において入出力ハンドラ１２から試験対象処理機
構１１に入力された総てのトランザクシヨンデー
タｉ３１には、試験対象処理機構識別情報ｉ３２
およびタイミング情報ｉ３３と共にトランザクシ
ヨン記憶回路３７に到着順に記憶されることとな
る。次にデバツグ作業済み実時間処理プログラム
の正式修正後の確認試験を行う段階では、正式修
正済みの実時間処理プログラムを処理装置１内の
試験対象処理機構１１に設定した後、システム負
荷再生装置３内のトランザクシヨン出力編集制御
回路３８を起動する。トランザクシヨン出力編集
制御回路３８は、トランザクシヨン記憶回路３７
からトランザクシヨン記憶制御回路３６を介して
トランザクシヨンセルｉ３を格納順に抽出し、出
力トランザクシヨンバツフア３９に一旦蓄積す
る。更にトランザクシヨン出力編集制御回路３８
は、タイミング制御回路３５から供給されるタイ
ミング情報ｉ３３を参照し、出力トランザクシヨ
ンバツフア３９に蓄積されているトランザクシヨ
ンセルｉ３内のタイミング情報ｉ３３と同一時系
列状態を維持し乍ら、該トランザクシヨンセルｉ
３内のトランザクシヨンデータｉ３１および試験
対象処理機構識別情報ｉ３２を、擬似入出力回路
３０を介して処理装置１内の擬似入出力ハンドラ
１４に伝達する。擬似入出力ハンドラ１４は、受
信したトランザクシヨンデータｉ３１を試験対象
処理機構識別情報ｉ３２の指定する試験対象処理
機構１１に入力する。以上の過程をトランザクシ
ヨン記憶回路３７に記憶されている総てのトラン
ザクシヨンセルｉ３に対し繰返すことにより、試
験対象処理機構１１には、デバツグ作業段階にお
いて入出力ハンドラ１２が入力したと同一のトラ
ンザクシヨンデータｉ３１が、同一系列状態で擬
似入出力ハンドラ１４から入力されることとな
り、デバツグ作業段階と同一負荷条件による確認
試験が実行出来る。
る。第１図は本発明の一実施例によるシステム負
荷の等価的再生方式を示す図であり、第２図は第
１図における収集ポイントデータの一例を示す図
であり、第３図は第１図におけるトランザクシヨ
ンセルの一例を示す図である。なお、全図を通じ
て同一符号は同一対象物を示す。第１図におい
て、試験対象となる実時間処理プログラムを試験
する処理装置１には、システム負荷再生装置３が
付設されている。処理装置１内には、試験対象実
時間処理プログラムを設定し実行する試験対象処
理機構１１が設けられ、またシステム負荷再生装
置３内には、所要の収集ポイントデータｉ１を予
め格納した収集ポイント記憶回路３１が設けられ
る。収集ポイントデータｉ１は第２図に示される
如く、収集ポイントアドレスｉ１１および収集ポ
イントのトランザクシヨンアドレスｉ１２から構
成される。デバツグ作業段階において、入出力装
置２から試験者が種々の負荷を投入すると、入出
力ハンドラ１２は投入れる負荷から所要の負荷情
報（以後トランザクシヨンデータｉ３１と称す）
を作成し、試験対象処理機構１１に入力する。試
験対象処理機構１１は、設定された実時間処理プ
ログラムを構成する各命令を順次実行する過程
で、実行アドレスｉ２をシステム負荷再生装置３
のアドレスマツチ回路３２に伝達する。アドレス
マツチ回路３２は、試験対象処理機構１１から伝
達される実行アドレスｉ２を、収集ポイント記憶
回路３１に格納されている収集ポイントデータｉ
１内の収集ポイントアドレスｉ１１と照合し、両
者の一致を検出すると処理装置１内の割込ハンド
ラ１３に、該収集ポイントデータｉ１内の収集ポ
イントのトランザクシヨンアドレスｉ１２および
割込信号を伝達する。該割込信号を受信した割込
ハンドラ１３は、試験対象処理機構１１内の収集
ポイントのトランザクシヨンアドレスｉ１２に格
納されているトランザクシヨンデータｉ３１を抽
出し、試験対象処理機構１１を識別する為の試験
対象処理機構識別情報ｉ３２と共に収集ポイント
記憶回路３１に伝達する。アドレスマツチ回路３
２は、受信したトランザクシヨンデータｉ３１お
よび試験対象処理機構識別情報ｉ３２をトランザ
クシヨン収集制御回路３３に伝達する。トランザ
クシヨン収集制御回路３３は、受信したトランザ
クシヨンデータｉ３１および試験対象処理機構識
別情報ｉ３２を一旦入力トランザクシヨンバツフ
ア３４に蓄積し、タイミング制御回路３５から供
給される、トランザクシヨンデータｉ３１および
試験対象処理機構識別情報ｉ３２を収集した時点
を示すタイミング情報ｉ３３を、トランザクシヨ
ンデータｉ３１および試験対象処理機構識別情報
ｉ３２に付加してトランザクシヨンセルｉ３を構
成し、トランザクシヨン記憶制御回路３６を介し
てトランザクシヨン記憶回路３７に格納する。以
上の過程を繰返すことにより、デバツグ作業段階
において入出力ハンドラ１２から試験対象処理機
構１１に入力された総てのトランザクシヨンデー
タｉ３１には、試験対象処理機構識別情報ｉ３２
およびタイミング情報ｉ３３と共にトランザクシ
ヨン記憶回路３７に到着順に記憶されることとな
る。次にデバツグ作業済み実時間処理プログラム
の正式修正後の確認試験を行う段階では、正式修
正済みの実時間処理プログラムを処理装置１内の
試験対象処理機構１１に設定した後、システム負
荷再生装置３内のトランザクシヨン出力編集制御
回路３８を起動する。トランザクシヨン出力編集
制御回路３８は、トランザクシヨン記憶回路３７
からトランザクシヨン記憶制御回路３６を介して
トランザクシヨンセルｉ３を格納順に抽出し、出
力トランザクシヨンバツフア３９に一旦蓄積す
る。更にトランザクシヨン出力編集制御回路３８
は、タイミング制御回路３５から供給されるタイ
ミング情報ｉ３３を参照し、出力トランザクシヨ
ンバツフア３９に蓄積されているトランザクシヨ
ンセルｉ３内のタイミング情報ｉ３３と同一時系
列状態を維持し乍ら、該トランザクシヨンセルｉ
３内のトランザクシヨンデータｉ３１および試験
対象処理機構識別情報ｉ３２を、擬似入出力回路
３０を介して処理装置１内の擬似入出力ハンドラ
１４に伝達する。擬似入出力ハンドラ１４は、受
信したトランザクシヨンデータｉ３１を試験対象
処理機構識別情報ｉ３２の指定する試験対象処理
機構１１に入力する。以上の過程をトランザクシ
ヨン記憶回路３７に記憶されている総てのトラン
ザクシヨンセルｉ３に対し繰返すことにより、試
験対象処理機構１１には、デバツグ作業段階にお
いて入出力ハンドラ１２が入力したと同一のトラ
ンザクシヨンデータｉ３１が、同一系列状態で擬
似入出力ハンドラ１４から入力されることとな
り、デバツグ作業段階と同一負荷条件による確認
試験が実行出来る。
以上の説明から明らかな如く、本実施例によれ
ば、試験対象とする実時間処理プログラムのデバ
ツグ作業段階で、入出力ハンドラ１２が試験対象
処理機構１１に入力したトランザクシヨンデータ
ｉ３１は、試験対象処理機構識別情報ｉ３２およ
びタイミング情報ｉ３３と共にシステム負荷再生
装置３内のトランザクシヨン記憶回路３７に到着
順に記憶され、正式修正済み前記実時間処理プロ
グラムの確認試験段階で、同一順序でトランザク
シヨン記憶回路３７から抽出され、同一時系列状
態で試験対象処理機構１１に入力される。従つて
デバツグ作業段階と同一条件の負荷が確認試験段
階においても忠実に再現されることとなり、確認
試験の精度が向上する。
ば、試験対象とする実時間処理プログラムのデバ
ツグ作業段階で、入出力ハンドラ１２が試験対象
処理機構１１に入力したトランザクシヨンデータ
ｉ３１は、試験対象処理機構識別情報ｉ３２およ
びタイミング情報ｉ３３と共にシステム負荷再生
装置３内のトランザクシヨン記憶回路３７に到着
順に記憶され、正式修正済み前記実時間処理プロ
グラムの確認試験段階で、同一順序でトランザク
シヨン記憶回路３７から抽出され、同一時系列状
態で試験対象処理機構１１に入力される。従つて
デバツグ作業段階と同一条件の負荷が確認試験段
階においても忠実に再現されることとなり、確認
試験の精度が向上する。
なお、第１図乃至第３図はあく迄本発明の一実
施例に過ぎず、例えば処理装置１およびシステム
負荷再生装置３の構成は図示されるものに限定さ
れることは無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変らない。ま
た収集ポイントデータｉ１およびトランザクシヨ
ンセルｉ３の構成は図示されるものに限定さされ
ることは無く、他に幾多の変形が考慮されるが、
何れの場合にも本発明の効果は変わらない。
施例に過ぎず、例えば処理装置１およびシステム
負荷再生装置３の構成は図示されるものに限定さ
れることは無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変らない。ま
た収集ポイントデータｉ１およびトランザクシヨ
ンセルｉ３の構成は図示されるものに限定さされ
ることは無く、他に幾多の変形が考慮されるが、
何れの場合にも本発明の効果は変わらない。
(g) 発明の効果
以上、本発明によれば、前記実時間処理プログ
ラムの試験を行う処理装置において、デバツグ作
業段階で投入した負荷を忠実に且つ自動的に再現
することが可能となり、確認試験の精度が飛躍的
に向上し、また負荷再現に要する労力が大幅に削
減されることとなる。
ラムの試験を行う処理装置において、デバツグ作
業段階で投入した負荷を忠実に且つ自動的に再現
することが可能となり、確認試験の精度が飛躍的
に向上し、また負荷再現に要する労力が大幅に削
減されることとなる。
第１図は本発明の一実施例によるシステム負荷
の等価的再生方式を示す図、第２図は第１図にお
ける収集ポイントデータの一例を示す図、第３図
は第１図におけるトランザクシヨンセルの一例を
示す図である。 図において、１は処理装置、２は入出力装置、
３はシステム負荷再生装置、１１は試験対象処理
機構、１２は入出力ハンドラ、１３は割込ハンド
ラ、１４は擬似入出力ハンドラ、３１は収集ポイ
ント記憶回路、３２はアドレスマツチ回路、３３
はトランザクシヨン収集制御回路、３４は入力ト
ランザクシヨンバツフア、３５はタイミング制御
回路、３６はトランザクシヨン記憶制御回路、３
７はトランザクシヨン記憶回路、３８はトランザ
クシヨン出力編集制御回路、３９は出力トランザ
クシヨンバツフア、３０は擬似入出力回路、ｉ１
は収集ポイントデータ、ｉ２は実行アドレス、ｉ
３はトランザクシヨンセル、ｉ１１は収集ポイン
トアドレス、ｉ１２は収集ポイントのトランザク
シヨンアドレス、ｉ３１はトランザクシヨンデー
タ、ｉ３２は試験対象処理機構識別情報、ｉ３３
はタイミング情報、を示す。
の等価的再生方式を示す図、第２図は第１図にお
ける収集ポイントデータの一例を示す図、第３図
は第１図におけるトランザクシヨンセルの一例を
示す図である。 図において、１は処理装置、２は入出力装置、
３はシステム負荷再生装置、１１は試験対象処理
機構、１２は入出力ハンドラ、１３は割込ハンド
ラ、１４は擬似入出力ハンドラ、３１は収集ポイ
ント記憶回路、３２はアドレスマツチ回路、３３
はトランザクシヨン収集制御回路、３４は入力ト
ランザクシヨンバツフア、３５はタイミング制御
回路、３６はトランザクシヨン記憶制御回路、３
７はトランザクシヨン記憶回路、３８はトランザ
クシヨン出力編集制御回路、３９は出力トランザ
クシヨンバツフア、３０は擬似入出力回路、ｉ１
は収集ポイントデータ、ｉ２は実行アドレス、ｉ
３はトランザクシヨンセル、ｉ１１は収集ポイン
トアドレス、ｉ１２は収集ポイントのトランザク
シヨンアドレス、ｉ３１はトランザクシヨンデー
タ、ｉ３２は試験対象処理機構識別情報、ｉ３３
はタイミング情報、を示す。
Claims (1)
- １ 実時間処理プログラムの試験を行う処理装置
において、外部から負荷が投入された時に試験対
象処理機構の所定位置に到着する負荷情報を抽出
し、該負荷情報に到着時系列情報および試験対象
処理機構の識別情報を付加して蓄積する手段と、
再現試験時に蓄積された前記負荷情報をそれぞれ
付加された前記時系列情報に従つて再生する手段
とを設けることを特徴とするシステム負荷の等価
的再生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224533A JPS59121447A (ja) | 1982-12-21 | 1982-12-21 | システム負荷の等価的再生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224533A JPS59121447A (ja) | 1982-12-21 | 1982-12-21 | システム負荷の等価的再生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121447A JPS59121447A (ja) | 1984-07-13 |
| JPS6253858B2 true JPS6253858B2 (ja) | 1987-11-12 |
Family
ID=16815285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57224533A Granted JPS59121447A (ja) | 1982-12-21 | 1982-12-21 | システム負荷の等価的再生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121447A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS638948A (ja) * | 1986-06-30 | 1988-01-14 | Nec Corp | 交換ソフトウエアの自動試験方式 |
-
1982
- 1982-12-21 JP JP57224533A patent/JPS59121447A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121447A (ja) | 1984-07-13 |
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