JPS6225340A - 検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は処理装置のアーキテクチャの完全性の検査に関
し、特に、最小の命令セラ）ｆ制御し、実行させ、かつ
その検査結果を効率良く明白な形で得ることのできる検
査装置に関する。

〔従来の技術〕

従来、処理装置の命令セットは個別にテストされ、その
ようなテストは膨大なプログラムの記述により、何回も
同様の手続きをくり返しながら行うものであった。この
同様の手続きとは、例をあげると、まずテストのための
レジスタや記憶域への初期設定、そして命令の実行、そ
の実行結果と期待値との比較、結果の格納等が主たる手
続きである。この手続きが１つのテスト項目に関して行
なわｎｌ　１つのテストプログラムが作成される。

また、このテストプログラムは一般的には操作員のコン
ノールを経て手動的に入力されなければならない。この
場合、１つのテストプログラムのコーティング負荷は大
きくなり、検査実行前のデバグ作業にも多くの工数を要
してくる。このように１、入間の操作や本来検証すべき
装置にその評価を賄なっている点から、検査後の結果の
信頼性を高めることは困難になり、テストできる項目は
限られてくる。そこで結果の信頼性の同上を図るために
は、そのようなテストプログラムを標準化し、ある制御
プログラム上でテストヲ行なう方法が考えられている。

この制御プログラムの機能として、例えば、被テスト処
理装置のテスト環境のセットアツプや、テストプログラ
ムを取り出し、そのテストプログラム独自のレジスタや
メモリ域の初期設定や、テストプログラムラ実行し、そ
の実行結果を期待値と比較し、所足の領域に格納すると
いう様なことが考えられる。このような制御プログラム
を搭載することによって、テストプログラムにおけるコ
ーディング負荷は軽減されてきている。

この制御プログラムは被テスト処理装置の完全性が検査
された命令から成り立っている。そのため、できるだけ
最小限の命令セラ）＝に用いることが望ましい。しかし
、種々の機能全搭載するためには、プログラムに包含さ
れる命令数も増え、前述との矛盾が生じている。どちら
か一方、つまり制御プログラムを最小限の命令セットに
より作成しテストプログラムに多少の負荷をかけるか、
またはテストプログラムの負荷を最小限にするために制
御プログラムに必要となる命令セット’を増やすかの方
策を取らざる得ないのが現状である。

このようなことから、制御プログラム十テストプログラ
ムについて、その手続きの見直しを行なう必要が出てき
ている。テストにおける一般的な手続きは前述したよう
な事であるが、それらのうちで、命令実行後の処理であ
る命令実行結果と期待値との比較や結果の格納は命令の
テストにおいて実質的に関与しているものではなく、省
略してもテストを行なうことは可能である。しかし、省
略した場合にはテスト終了後の検査において最たる目的
の結果検討がたいへん困難となる。そのため、より効果
的なテストを行なうために、これらの処理が必要となる
わけでるる。つまり実質的な命令テストにおいては余分
な処理時間をかけていることになる。

〔発明が解決しようとする問題点〕

上述した従来の横歪方法は、処理時間の短縮化を図るに
当っては限界がめる。１つのテストプログラムを実行す
る度に、制御プログラムを起動することは、テストにお
ける大キナオーバヘッドになる。このオーバーヘッドは
、より多くのテストプログラムを実行すると、ますます
増大してくる。

しかし最近では、過去における処理装置とは異なり、複
雑なアーキテクチャを有する処理装置が主流となってい
る。その友めテスト必要項目も非常に多くなる。理想的
なテストとは、いかに多くのテスト項目を消化できるか
ということになる。そのため、この処理時間がより多く
のテストプログラムを処理するためには、特に問題にな
ってくる。

また、テストプログラムのコーディング負荷を軽減する
ために制御プログラムの機能を充実させることは、被テ
スト処理装置の完全に実体化された命令が数多く必要と
なる。そのため検査前Ω段階に制御プログラムに包含さ
れる命令の完全性の検査を充分に行なうという時間を多
く費やすことになってくる。

以上のような問題点は制御プログラムにかける負荷が過
大なことから引き起こされている。本来、検証すべき処
理装置の命令セラトラ用いて、制御プログラムを作成し
、その評価を賄うことは検査結果の信頼性を下げること
になり、できるだけ最小にすることが望ましいといえる
。しかし現状ではテストプログラムの負荷を減らすため
に制御プログラムに負荷をかける方策が取らｎ１上体と
の矛盾が生じている。

また、従来例で述べたテストに実質的に関与していない
テスト後の処理をこの制御プログラム内で処理すること
も制御プログラムにかける負荷を増す要因となっている
。

〔問題点を解決するための手段〕

本発明は、検査対象となる被テスト処理装置と、前記被
テスト処理装置によってアクセス可能なシステムメモリ
と、前記被テスト処理装置の命令の実行ｖ（二より期待
烙１．る結果金あらかじめ格納したテスト要求メモリと
前記システムメモリとＡｉｌ記テステスト要求メモリ各
の比較結果が格納さｎる結果情報メモリと、Ｍ記システ
ムメモリと前記テスト要求メモリとにアクセス可能な制
御回路ケ具備し、前記級テスト処理装置の命令を実行し
、その実行結果を前記システムメモリに格＃ｔ３Ｌ、前
記システムメモリ上の実行結果の検査の制御全前記制御
回路Ｖ′Ｃ移し、前記１ｉ１Ｊ御回路によって、前記シ
ステムメモリ内の実行結果と前記テス）ｆｆ求メモリ内
の新宅の結果と全比較し、その結果を前記結果１に報メ
モリに格納することｅ％徴とするものである。

〔実施例〕

次に、本発明の一実施例を図面を参照して説明する。第
１図は本発明の基本構成である。１はテストヲ受ける処
理装置、２は双方同性のシステムバス〔このシステムバ
スは、アドレスバス、データバス、コントロールバスの
総称である）、３ｉｄ被テスト処理装置にシステムメモ
リ内して従続されるシステムメモリである。このシステ
ムメモリは、テストに行なうための環境設定また結果保
持さらにＩ／（Ｊサポートの保持、これは例えば処理さ
扛るテストプログラムがディスケブトやテープに保存さ
ｎ−ｃいる場合のサポートであり、こｔしらを保持する
のに光分子ｘ記憶域が設けられている。

ま１こ、被テスト処理装置制御プログラムも含んでいる
。この制御プログラムは、テストモジュールの簡単化を
図るために、種々の礪能全備える必要がある。例えば、
被テスト処理装置のテスト環境のセットアツプやテスト
プログラム全実行するために必要なデータの初期設定な
どがあけられる。

４はシステムメモリと、システムバス全弁して接続さｎ
る制御回路Ｃ以下こｆｌ、’１ｃｃＴ４と称する）であ
り、５は双方向性のローカルバス５で、このローカルバ
スはアドレスバス、データバス、コントロールバス金倉
んでいる。６ばＣＣＴ４とローカルバス５を介して接続
さ詐るテスト要求メモリＣ以下、こｎ、全ＴＲ，Ｑ、Ｍ
６と称す）である。このＴＲＱＭ６のへラダーはシステ
ムメモリ内の実行結果が格納された開始アドレス、実行
結果と期待値との比較数、また比較値に対するマスク情
報を有している。７ｆ１７）−レスバス、データバス、
コントロールバスｋ　ｔａ　称１．たローカルバス７．
８はそのローカルバス７を介して接続される結果情報メ
モリ（以下、こｆ′ＬゲＲ，ＩＮＦ’Ｍ８　　と称す）
である。

第２図は被テスト処理装置１の内部ブロック図である。

システムメモリインタフェース９は演算装置１０とシス
テムメモリとのインタフェースでらる。要求信号発生装
置１１は演′Ｗ−装置とシステムメモリインク７エース
からの終了信号によジ、妥求侶号発生装置からＣＣＴ４
へ処理要求信号を出力する。

第３図はＣＣＴ４　　の内部ブロック図である。１２ｉ
’ｊ　ｉｉＪ述の処理要求信号を受けて処理を開始する
解読制御装置（以下ＤＣＤ１２と称する）であり、この
内部ＶＬｃ項目比較数のカウント’を行なうカウンタ、
マスク情報からのデータのマスク制御装置、比較結果の
相違省報の制御装置が含ま扛ている。１３゜１４．１５
ｆｌ各メモリと１６のコ／パレ〜りとのインタフェース
である。１３はシステムメモリとのインタフェース、１
４はＴＲＱＭ　６とのインタフェース、１５はＲＩＮＦ
Ｍ８　　、！：のインタフェースである。

では、本発明を実施例を用いて詳細に説明する。

この説明全行なうために、処理装置ｌの完全でない命令
セットに関してＮ個のテスト項目を挙け、テス）ｋ行な
う場合全想定する。ＴＲＱＭ６には、このテスト項目に
対する期待さ扛る結果を格納しておく。またＴＲＱＭ６
のヘッダーには、処理装置１の実行結果が格納き詐るシ
ステムメモリの開始アドレス、比較する期待値数（この
場合Ｎ）、各９目の比較値に対するマスク情報を格納し
ておく。

処理装置１は、制御プログラムの起動により、そのテス
ト項目に関するテストプログラム全実行するためのテス
ト条件の初期設定を行なった後、テストプログラムを実
行し、命令のテストケ行なう。

各テスト項目の実行冶果はシステムメモリの所定の領域
に順に格納していく。制御プログラムはテストプログラ
ムの終了のコードまたは何らかの割込命令を解読すると
、演算装置からの終了信号を要求信号発生装置１１に出
力する。同時にシステムメモリ・インタフェース１０か
らメモリライト終了信号が出されていると、要求信号発
生装置１１はＣＣＴ４に処理要求信号を出力する。この
信号ｔＣＣＴ４内の１）ＣＩ）１２が受は取ると、制御
ｉ−ｔ　ＣＣＴ４に渡さｎ、０ＣＴ４はシステムバスの
使用が可能となる。制御を有したＣＣＴ４はＤＣＤ１２
の解読制御によ！７Ｗｊｈ作が開始される。まずＤＣＤ
１２は、’Ｉ’Ｒ，ＱＭ（のインタフェース１４に対し
てＴＲＱＭ６のヘッダーのリード要求を行なう。ＴＲＱ
Ｍ６のヘッダーの先頭アドレスをアクセスすると、ロー
カルバス５のデータバスにシステムメモリの実行結果格
納開始アドレスが出力される。ＤＣＤ１２の解読制御に
より、このデータはシステムバスのアドレスバスに入力
さｊｌ、システムメモリのメモリ番地が確定する。また
、ＴＲＱＩ１１４６のヘッダーの第２アドレスをアクセ
スすると、ローカルバス５のデータバスに結果比較数が
出力さｎる。そのデータはＤＣＤ１２内のカウンタにセ
ットさｎる。この処理後、’Ｉ’ＲＱＭ６の所定の期待
値の格納されている先頭アドレスをローカルバス５のア
ドレスバスニ入カスる。システムメモリおよびＴＲ，Ｑ
Ｍ６のアクセスすべき番地が確定すると、ＤＣＩ）１２
から各々のコントロールバスＶζリード信号が出力さｎ
１各々のデータバスにデータが送らｎる。システムメモ
リ内のデータは、メモリインタフェース１３を通して、
ＴＲＱＭ６内のデータは、メモリインタフェース１４を
通して、コンパレータ１６に送られる。−そこでＤＣＤ
１２はコンパレータ１６に比較要求信号を出力し％２つ
のデータの比較が行なわれる。この比較が行なわｎた時
点で、ＤＣＤ１２内のカラ／りの値は（−１）される。

また、封匹Ｗ８のインタフェース１５にＩＪＤＣ１２か
ら比較終了信号が出力される。その後、インタフェース
１５を通して、　ＴＲＱＭ８の所定のアドレスに結果が
書き込まれる。この手続きはカウンタが′０”となるま
でくり返される。比較される２つのデータは、各項目ご
とにマスクの有無が検出され、各項目に関して必要に応
じてマスクされて比較が行なわれる。比較結果は、命令
の実行がテスト項目について適正なものであったか否か
を示す内容がＲＩＮＦＭ８　に書き込まれる。

〔発明の効果〕

以上説明したように、本発明は１つのテストプログラム
が１つの命令全実行するものであるとじ友場合、その命
令全実行するとテストすべき項目として挙げられる内容
の全てをテストすることが可能である。例えば、その命
令の実行により、汎用レジスタ、制御レジスタ、フラグ
等の条件がテストの必要項目として挙げられる場合には
、その内容を所定のメモリ域に格納するだけで良いわけ
である。しかも、このような多くのテスト項目が取り挙
げらｎ、ても、本発明によ庇ばその検証による処理時間
は大幅に短縮さ肛る。また、テストプログラムも単純化
され、・かつそのための必要機能を有する制御プログラ
ムは被テスト処理装置のより少ない命令を用いて作成で
きる。

さらに、本発明によｆば、テスト終了時、そのテストの
実行結果と期待値との間の比較情報を特定の領域に書き
込み、命令のテストの良否を容易に得ることができる。

本発明は、テストの効率化を図ることができ、そのハー
ドウェアは簡単な回路で実現可能である。

【図面の簡単な説明】

第１図は、本発明の基本構成図、第２図は、第１図の被
テスト処理装［１の内部ブロック図、第３図は、制御回
路４　（ｃｃ’ｒ４）の内部ブロック図である。 １・・・・・・被テスト処理装置、２・・・・・・シス
テムパス、３・・・・・・システムメモリ、４・・・・
・・制御回路（ｃｃ’ｉ”４）、５・・・・・・ローカ
ルバス５．６・・・・・・テスト要求メモリ（ＴＲＱＭ
６）、７・・・・・・ローカルバス７．８・・・・・・
結果情報メモリ（ＲＩＮＦＭ８）、９・・・・・・シス
テムメモリインタフェース、１０・・・・・・演算装置
、１１・・・・・・要求信号発生装置、１２・・・・・
・解読制御装置（ＤＣＤ１２）、１３・・・・・・シス
テムメモリインタフェース、１４・・・・・・テスト要
求メモリインタフェース、１５・・・・・・結果情報メ
モリインタフェース、１６・・・・・・コンノくレータ
。 代理人　弁理士　　内　、原　　　行　−’、、−ｆ゛
−８ｌ　図

Claims (1)

【特許請求の範囲】
1. 検査対象となる被テスト処理装置と、前記被テスト処理
   装置によってアクセス可能なシステムメモリと、前記被
   テスト処理装置の命令の実行により期待される結果をあ
   らかじめ格納したテスト要求メモリと、前記システムメ
   モリと前記テスト要求メモリとの内容の比較結果が格納
   される結果情報メモリと、前記システムメモリと前記テ
   スト要求メモリとにアクセス可能な制御回路とを具備し
   、前記被テスト処理装置の命令を実行し、その実行結果
   を前記システムメモリに格納し、前記システムメモリ上
   の実行結果の検査の制御を前記制御回路に移し、前記制
   御回路によって、前記システムメモリ内の実行結果と前
   記テスト要求メモリ内の所望の結果とを比較し、その結
   果を前記結果情報メモリに格納することを特徴とする検
   査装置。