JPS63103337A - 試験機におけるアドレス停止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔４既要〕 プログラムのデバッグに使用される従来の試験機は、設
定されたアドレスとプロセッサの送出するアドレスが一
致すると、プロセッサに停止信号を送出するため、オペ
レータの負担が大きいので、予め設定したアドレスを通
過した履歴を記録すると共に、希望するアドレスでプロ
セッサを停止させることが出来るようにして、デバッグ
の処理効率を向上させた。

°〔産業上の利用分野〕 本発明はプログラムデバッグに使用される試験機に係り
、特に計算機システムのプロセッサから送出されるアド
レスが予め設定されたアドレスと一致する毎に該アドレ
スを記録すると共に、設定された一連のアドレスシーケ
ンスの最後でプロセッサに停止信号を送出する試験機に
おけるアドレス停止回路に関する。

計算機システムに使用されるプログラムは、作成される
度にプログラムデバッグが行われるが、このデバッグを
容易とするため、計算機システムに接続する試験機が利
用されている。

ところで、このような試験機はデバッグ効率を向上させ
るため、オペレータが希望するアドレスで計算機システ
ムのプロセッサに停止信号を送出すると共に、該プロセ
ッサが停止する迄に、デバッグ中のプログラムが、チェ
ックするために設定したアドレスを通過したか否かの履
歴が、記録されていることが必要である。

〔従来の技術〕

従来の試験機におけるアドレス停止回路は、プロセッサ
が送出するアドレスと、オペレータが予め設定したアド
レスとを比較し、一致するとプロセッサに停止信号を送
出している。

〔発明が解決しようとする問題点〕

従来はオペレータが設定したアドレスでプロセッサの動
作を停止させるため、プロセッサが停止する度に、次に
停止させたいアドレスを設定してから、又プログラムを
走らせるという操作を繰り返す必要があり、オペレータ
の負担が大きく、デバッグの効率が悪いという問題があ
る。

〔問題点を解決するための手段〕

第・１図は本発明の一実施例を示す回路のブロック図で
ある。

１、　２．　６はレシーバ、３はＮ０７回路、４はプロ
セッサが送出するチェックすべきアドレスと、停止すべ
きアドレスにより読出されるフラグを複数段階に分けて
格納する停止アドレス設定テーブル、５は停止アドレス
設定テーブル４を制御しフラグの書込みを行う制御回路
、７は停止アドレス設定テーブル４から読出されるフラ
グの段階を選択するマルチプレクサである。

８はプロセッサを停止させる停止アドレス設定テーブル
４のフラグの段階を設定する設定レジスタ、９は設定レ
ジスタ８の値とポインタ１１の値とを比較し、一致した
ら“ｌ”を送出する比較回路、１０はＡＮＤ回路、１１
は停止アドレス設定テーブル４のフラグの段階、即ちチ
ェックすべきアドレスのフラグ読出し回数を指示するポ
インタである。

１２は履歴メモリ１３に書込みを指示する制御回路、１
３はポインタ１１の指示に基づきプロセッサが送出する
アドレスを記録する履歴メモリである。

停止アドレス設定テーブル４はレシーバ１が送出するプ
ロセッサのアドレスにより、フラグの状態をマルチプレ
クサ７に送出し、ポインタ１１はマルチプレクサ７が選
択するフラグ段階毎に“１”がセットされたフラグが読
出される毎に＋１する。

比較回路９は設定レジスタ８の値とポインタ１１の値が
等しいと、１”をＡＮＤ回路１ｏに送出し、マルチプレ
クサ７が“１”を送出すると、ＡＮＤ回路ＩＯはプロセ
ッサに停止信号を送出する。

履歴メモリ１３はポインタ１１の値に対応し、マルチプ
レクサ７が“１＃を送出する度にレシーバｌの送出する
アドレスを記録する構成とする。

〔作用〕

上記構成とすることにより、オペレータはデバッグ中の
プログラムの通過すべきアドレスと停止すべきアドレス
とを設定することで、ＡＮＤ回路１０が送出する停止信
号により、停止アドレスでプロセッサを停止させること
が出来る。

そして、履歴メモリ１３の内容を読出すことで、通過す
べきアドレスを通過したか否かを知ることが可能であり
、プロセッサが停止する度に次に停止するアドレスを設
定してプログラムを走らせる手間を省くことが出来る。

〔実施例〕

第１図において、オペレータは例えば設定盤のスイッチ
等を用いて、端子Ｃから設定信号を入力し、ＮＯＴ回路
３を経てレシーバ２をイネーブルとすると共に、レシー
バ１をディセーブルとし、制御回路５を経て停止アドレ
ス設定テーブル４にライトイネーブル信号ＷＥと、チッ
プセレクト信号ＣＳを送出させる。

オペレータは続いて設定盤のスイッチから端子Ｂを経て
設定用アドレスを入力し、端子りからフラグをセットす
る信号を入力する。従って、停止アドレス設定テーブル
４はレシーバ２が送出するアドレスで、レシーバ６が送
出するセット信号により、オペレータが希望するフラグ
を“１″にセ・ノドする。

第２図は停止アドレス設定テーブル４の一例を説明する
図である。

レシーバ２が送出するアドレスを“ｏｏｏｏ”、“００
０１”、”０００２　’、“０００３”、−・、”ＦＦ
ＦＥ”、ＦＦＦＦ″とすると、該アドレスに対応してフ
ラグ段階を、例えば８段階に分け、フラグ■〜フラグ■
を設ける。

ここで、例えばオペレータはデバッグ中のプログラムが
通過すべきアドレスとして、アドレス“０００３”のフ
ラグ■とアドレス“０００１”のフラグ■〜■を“１″
にセットし、停止すべきアドレスとして、アドレス″Ｆ
ＦＦＥ”のフラグ■を“１”にセットする。

オペレータは続いて端子Ｅからセット信号を設定レジス
タ８に入力して、レシーバ６からプロセッサの停止する
フラグ段階をセットする。このフラグ段階は上記の如く
フラグ■としたことから（８）−（１１＝　４７１をセ
ットし、ポインタ１１をリセットして（０）とする。

オペレータが端子Ｃを経てレシーバ１をイネーブルとし
、ＮＯＴ回路３を経てレシーバ２をディセーブルとした
後、計算機システムのプロセッサを起動すると、端子Ａ
からプロセッサが送出するアドレスが入力し、レシーバ
ｌを経て停止アドレス設定テーブル４に入る。

プロセッサが送出するアドレスは第２図に示すアドレス
“００００″、”０００１”、“０ＯＯ２″、”ＯＯＯ
３″、−・、“ＦＦＦＥ”、“ＦＦＦＦ″の範囲内の任
意の値となる。マルチプレクサ７はポインタ１１が（０
）のため、フラグ■の段階を選択しており、プロセッサ
がアドレス“０ＯＯ３”を指示した時、“１”が読出さ
れてポインタ１１と制御回路１２とＡＮＤ回路１０に送
出される。

従って、ポインタ１１はインクリメントされて（１）と
なり、制御回路１２はライトイネーブル信号ＷＥとチッ
プセレクト信号°Ｃ８を送出し、履歴メモリ１３はこの
時のレシーバ１が送出するアドレスを記録する。ＡＮＤ
回路１０は比較回路９が“０”を送出しているため、動
作しない。

ポインタ１１がｆｌ）となったことから、マルチプレク
サ７はフラグ■の段階を選択しており、レシーバ１がア
ドレス“０００１”を指示した時、“１”が読出されて
ポインタ１１と制御回路１２とＡＮＤ回路１０に送出さ
れる。

従って、ポインタ１１はインクリメントされて（２）と
なり、制御回路１２はライトイネーブル信号ＷＥとチッ
プセレクト信号Ｃ８を送出し、履歴メモリ１３はこの時
のレシーバ１が送出するアドレスを記録する。ＡＮＤ回
路１０は比較回路９が“０”を送出しているため、動作
しない。

上記動作を繰り返し、ポインタ１１が（７）となると、
マルチプレクサ７はフラグ■の段階を選択する。比較回
路９は設定レジスタ８が（７）であるため、“ドをＡＮ
Ｄ回路１０に送出する。レシーバ１が送出するアドレス
が“ＦＦＦＥ”を指示すると、マルチプレクサ７は“１
”を送出するため、ＡＮＤ回路１０は端子Ｆよりプロセ
ッサに停止信号を送出する。

同時に履歴メモリ１３にもこのアドレス“ＦＦＦＥ”が
記録される。この履歴メモリ１３によって、各段階で複
数のアドレスに対して、フラグを設定することが可能と
なる。つまり、この履歴メモリ１３から端子Ｇを経て内
容を読出すことにより、プロセッサがプログラムの通過
すべきアドレスの内、どのアドレスを送出したかをチェ
ックすることが出来る。

〔発明の効果〕

以上説明した如く、本発明はデバッグ中のプログラムが
通過すべきアドレスを指定した上で、停止すべきアドレ
スを指定し、プロセッサを停止させることが可能なため
、オペレータの手間を省くと共に、デバッグ効率を高め
ることが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロック図、 第２図は停止アドレス設定テーブルの一例を説明する図
である。 図において、 １．２．６はレシーバ、３はＮ０７回路、４は停止アド
レス設定テーブル、 ５．１２は制御回路、　　７はマルチプレクサ、８は設
定レジスタ、９は比較回路、 １０はＡＮＤ回路、　１１はポインタ、１３は履歴メモ
リである。 、４　　　８ 幹５月の一突そ夛１汀穿口路のフパロ、２日不　　１　
　口

Claims (1)

1. 【特許請求の範囲】 プログラムのデバッグに使用されプロセッサを任意のア
   ドレスで停止させる試験機において、該プロセッサが送
   出するアドレスの中でチェックすべきアドレスと、該プ
   ロセッサが停止すべきアドレスを指示するフラグを所定
   の段階に分けて予めセットする停止アドレス設定テーブ
   ル（４）と、該チェックすべきアドレスのフラグを読出
   した回数を示すポインタ（１１）と、 該ポインタ（１１）の指示で前記停止アドレス設定テー
   ブル（４）のフラグの段階を選択するマルチプレクサ（
   ７）と、 該ポインタ（１１）の指示で前記プロセッサが送出する
   アドレスを記録する履歴メモリ（１３）と、前記プロセ
   ッサが停止すべきアドレスを指示するフラグの所定の段
   階を予めセットする設定レジスタ（８）と、 該ポインタ（１１）の値と該設定レジスタ（８）の値を
   比較する比較回路（９）とを設け、 該ポインタ（１１）の指示に基づき、前記停止アドレス
   設定テーブル（４）にセットされたフラグが、前記プロ
   セッサが送出するアドレスにより読出され、前記マルチ
   プレクサ（７）を経て送出される毎に、該プロセッサの
   送出するアドレスを前記履歴メモリ（１３）に記録させ
   ると共に、前記比較回路（９）が一致信号を送出した場
   合、該プロセッサの停止すべきアドレスを指示するフラ
   グが、前記マルチプレクサ（７）を経て送出された時、
   プロセッサに停止信号を送出することを特徴とする試験
   機におけるアドレス停止回路。