JPS6284500A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6284500A JPS6284500A JP60224286A JP22428685A JPS6284500A JP S6284500 A JPS6284500 A JP S6284500A JP 60224286 A JP60224286 A JP 60224286A JP 22428685 A JP22428685 A JP 22428685A JP S6284500 A JPS6284500 A JP S6284500A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- address
- test
- microcomputer
- tester
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕 （この
発明はマイクロコンピュータ、特にマイクロコンピュー
タのプログラムを格納するＲＯＭ （読み出し専用メモ
リ）のテストに関するものである。
発明はマイクロコンピュータ、特にマイクロコンピュー
タのプログラムを格納するＲＯＭ （読み出し専用メモ
リ）のテストに関するものである。
マイクロコンピュータは製品としては出荷の際などに正
常の動作をするか否かＲＯＭのテストを行なう。
常の動作をするか否かＲＯＭのテストを行なう。
第３図はマイクロコンピュータの穎のテストを行なう場
合の構成を示すブロック図で、図において１１）はＲＯ
Ｍ、 ＋２）は制御回路、（３）は入出力回路、（４）
は演算回％、＋５）はマイクロコンピュータで、主要構
成部分としてＲＯＭ ＋１１ 、制御回路（２）、入出
力回路（３）、演算回路（４）を含んでいる。（６）は
テスター、（７）はテスター（６）のＲＡＭで、ＲＯＭ
ｔｌ＋の正しいデータを格納する。
合の構成を示すブロック図で、図において１１）はＲＯ
Ｍ、 ＋２）は制御回路、（３）は入出力回路、（４）
は演算回％、＋５）はマイクロコンピュータで、主要構
成部分としてＲＯＭ ＋１１ 、制御回路（２）、入出
力回路（３）、演算回路（４）を含んでいる。（６）は
テスター、（７）はテスター（６）のＲＡＭで、ＲＯＭ
ｔｌ＋の正しいデータを格納する。
又、第２図は従来のマイクロコンピュータに用いられる
ＲＯＭＴＩ）の内容（アドレス構成）を示す図で、図に
おいてａ。〜＆３は全アドレス、ａ□〜ａ２（Ａ領域）
は全アドレスａ。−ａ３のうち題として利用できる有効
範囲であり、領域（５）以外の領域に書き込まれたデー
タはマイクロコンピュータ（５）のＲＯＭとしての動作
に伺ら影響を与えない。
ＲＯＭＴＩ）の内容（アドレス構成）を示す図で、図に
おいてａ。〜＆３は全アドレス、ａ□〜ａ２（Ａ領域）
は全アドレスａ。−ａ３のうち題として利用できる有効
範囲であり、領域（５）以外の領域に書き込まれたデー
タはマイクロコンピュータ（５）のＲＯＭとしての動作
に伺ら影響を与えない。
次に従来のＲＯＭのテストにおけるマイクロコンピュー
タの動作について説明する。テスター（６）はマイクロ
コンピュータ（５）より、ＲＯＭＩＩ＋に書き込まれた
データをアドレス＆（１からａ３までｊ＠次読み出しＲ
ＡＭ（７１にあらかじめ格納された正しいデータと比較
して良否の判定を行なう。
タの動作について説明する。テスター（６）はマイクロ
コンピュータ（５）より、ＲＯＭＩＩ＋に書き込まれた
データをアドレス＆（１からａ３までｊ＠次読み出しＲ
ＡＭ（７１にあらかじめ格納された正しいデータと比較
して良否の判定を行なう。
上記のような従来のマイクロコンピュータにおいてはＲ
ＯＭのテストを行なう場合に、ＲＯＭの全てのアドレス
について比較テストを行なっているためマイクロコンピ
ュータのＲＯＭの動作として無関係な領域のデータが誤
りである場合にもそのマイクロコンピュータは不良と判
断され、不必要に歩留シを悪くシ、またテストに長時間
を必要とするなどの問題点があった。
ＯＭのテストを行なう場合に、ＲＯＭの全てのアドレス
について比較テストを行なっているためマイクロコンピ
ュータのＲＯＭの動作として無関係な領域のデータが誤
りである場合にもそのマイクロコンピュータは不良と判
断され、不必要に歩留シを悪くシ、またテストに長時間
を必要とするなどの問題点があった。
この発明はかかる問題点を解決するためになされたもの
でテスト時間を短縮でき、かつ、歩留りが高く従って安
価なマイクロコンピュータを得ることを目的としている
。
でテスト時間を短縮でき、かつ、歩留りが高く従って安
価なマイクロコンピュータを得ることを目的としている
。
この発明に係るマイクロコンピュータは当該ＲＯＭ内に
実際にＲＯＭが使用される有効領域の先頭アドレスと末
尾アドレスとを格納したものである。
実際にＲＯＭが使用される有効領域の先頭アドレスと末
尾アドレスとを格納したものである。
この発明においてはＲＯＭのテストを行なう場合、テス
ターがＲＯＭに格納されている先頭アドレスと末尾アド
レスを初めに読み出すので、ＲＯＭの実際に使用される
有効領域のみを比較することができる。
ターがＲＯＭに格納されている先頭アドレスと末尾アド
レスを初めに読み出すので、ＲＯＭの実際に使用される
有効領域のみを比較することができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例を示すマイクロコンピュー
タの有するＲＯＭのアドレス構成を示す図で、第２図と
同一符号は同−又は相当部分を示し、アドレス領域ｆＢ
ｌにはアドレス領域（至）の先頭アドレスａ０ が、
アドレス領域Ｃ）にはアドレス領域囚の末尾アドレスが
それぞれ格納されている。なおマイクロコンピュータの
構成及びテスターの構成は第３図に示すものと同様であ
る。
タの有するＲＯＭのアドレス構成を示す図で、第２図と
同一符号は同−又は相当部分を示し、アドレス領域ｆＢ
ｌにはアドレス領域（至）の先頭アドレスａ０ が、
アドレス領域Ｃ）にはアドレス領域囚の末尾アドレスが
それぞれ格納されている。なおマイクロコンピュータの
構成及びテスターの構成は第３図に示すものと同様であ
る。
次にこの発明の動作について説明する。第３図において
テスター（６）はＲＯＭ１ｌｌのデータとＲＡＭ ［７
１のデータとを比較してテストを行なうが、比較テスト
を行なう前にテスター（６）は第１図に示すＲＯＭのア
ドレスの領域ＦＢ＋ 、 ｆｃｌによりＲＯＭｔｌ）の
有効領域の先頭アドレス（ａ□）と末尾アドレス（ａ２
）とを読み出し、アドレス（ａｌ）からアドレス（ａ２
）までのＲＯＭＩＩＩのデータのみを対応するＲＡＭ＋
７）のデータと順次比較してテストを行ない有効領域の
みの良否の判断によってテスト結果を判定する。
テスター（６）はＲＯＭ１ｌｌのデータとＲＡＭ ［７
１のデータとを比較してテストを行なうが、比較テスト
を行なう前にテスター（６）は第１図に示すＲＯＭのア
ドレスの領域ＦＢ＋ 、 ｆｃｌによりＲＯＭｔｌ）の
有効領域の先頭アドレス（ａ□）と末尾アドレス（ａ２
）とを読み出し、アドレス（ａｌ）からアドレス（ａ２
）までのＲＯＭＩＩＩのデータのみを対応するＲＡＭ＋
７）のデータと順次比較してテストを行ない有効領域の
みの良否の判断によってテスト結果を判定する。
この発明は以上説明したとおシマイクロコンピュータの
ＲＯＭの一部にＲＯＭの有効領域を示す先頭アドレスと
末尾アドレスとを格納したのでマイクロコンピュータの
製品テスト等におけるＲＯＭのテストにおいて当該ＲＯ
Ｍの有効領域以外のテストを省略できるのでテスト時間
の短縮ができ、又、歩留シの向上によって装置を安価に
提供できるという効果がある。
ＲＯＭの一部にＲＯＭの有効領域を示す先頭アドレスと
末尾アドレスとを格納したのでマイクロコンピュータの
製品テスト等におけるＲＯＭのテストにおいて当該ＲＯ
Ｍの有効領域以外のテストを省略できるのでテスト時間
の短縮ができ、又、歩留シの向上によって装置を安価に
提供できるという効果がある。
第１図はこの発明の一実施例を示すＲＯＭの内容を示す
図、第２図は従来の装置におけるＲＯＭの内容を示す図
、第３図はＲＯＭのテストを行なう場合の構成を示すブ
ロック図である。 （１）はＲＯＭ、 ｔ２）は制御回路、（３）は入出力
回路、（４）は演算回路、（５）はマイクロコンピュー
タ、１Ｂ）はＲＯＭｔｌ）の有効アドレス領域の先頭ア
ドレスを格納するアドレス領域、（４）はＲＯＭ（１）
の有効アドレス領域の末尾アドレスを格納するアドレス
領域。 なお、各図中同一符号は同−又は相当部分を示す。
図、第２図は従来の装置におけるＲＯＭの内容を示す図
、第３図はＲＯＭのテストを行なう場合の構成を示すブ
ロック図である。 （１）はＲＯＭ、 ｔ２）は制御回路、（３）は入出力
回路、（４）は演算回路、（５）はマイクロコンピュー
タ、１Ｂ）はＲＯＭｔｌ）の有効アドレス領域の先頭ア
ドレスを格納するアドレス領域、（４）はＲＯＭ（１）
の有効アドレス領域の末尾アドレスを格納するアドレス
領域。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 制御回路と、演算回路と、入出力回路と、ＲＯＭとを有
するマイクロコンピュータにおいて、上記ＲＯＭ内に当
該ＲＯＭに格納されたデータの有効範囲を示す先頭アド
レスおよび末尾アドレスを格納するための領域を設けた
ことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224286A JPS6284500A (ja) | 1985-10-08 | 1985-10-08 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224286A JPS6284500A (ja) | 1985-10-08 | 1985-10-08 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284500A true JPS6284500A (ja) | 1987-04-17 |
Family
ID=16811390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224286A Pending JPS6284500A (ja) | 1985-10-08 | 1985-10-08 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284500A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611931B1 (en) * | 1999-11-15 | 2003-08-26 | Autonetworks Technologies, Ltd. | Check method of temporary storage circuit in electronic control unit |
| JP2009245493A (ja) * | 2008-03-31 | 2009-10-22 | Yamaha Corp | 試験回路および、半導体記憶装置 |
-
1985
- 1985-10-08 JP JP60224286A patent/JPS6284500A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611931B1 (en) * | 1999-11-15 | 2003-08-26 | Autonetworks Technologies, Ltd. | Check method of temporary storage circuit in electronic control unit |
| JP2009245493A (ja) * | 2008-03-31 | 2009-10-22 | Yamaha Corp | 試験回路および、半導体記憶装置 |
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