JPH05346891A

JPH05346891A - キャッシュメモリ装置

Info

Publication number: JPH05346891A
Application number: JP4179316A
Authority: JP
Inventors: Masayuki Arioka; 雅幸有岡
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-06-12
Filing date: 1992-06-12
Publication date: 1993-12-27

Abstract

(57)【要約】【目的】キャッシュメモリ装置のタグメモリの状態に
関わりなく、データメモリのみを独立にテストできるよ
うにする。【構成】データメモリ３０８のみを独立にテストした
いとき、外部から強制キャッシュヒット信号を入力する
ことによって常にキャッシュヒット信号が出力され、リ
ードサイクルが開始されると、入力されたアドレスのタ
グアドレスの値に関わりなく、入力されたアドレスのエ
ントリアドレスに対応する、データメモリ３０８のエン
トリに記憶されているデータを読み出せる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、キャッシュメモリと
その制御回路を同一基盤上に集積した半導体集積回路に
関し、特にキャッシュメモリのメモリテストを行うこと
のできるキャッシュメモリ装置に関するものである。

【０００２】

【従来の技術】図４は、従来例のキャッシュメモリ装置
とその制御回路を同一基盤上に集積した半導体集積回路
（以下、ＣＣＭと略していう）におけるアドレスの構成
を示す図である。本例のＣＣＭのアドレスは３２ビット
であり、上位（３２−ｍ）ビットをタグメモリに格納さ
れるタグアドレスとして、下位ｍビットをエントリアド
レスとして使用する。図２において、２０１はタグメモ
リ３０７に記憶されるタグアドレス、２０２はデコーダ
３０６にデコードされるエントリアドレスであり、２０
０のアドレスは、これらのアドレスから構成される。

【０００３】図３は従来のＣＣＭの一例を示すブロック
図であり、この例はダイレクトマッピング方式のキャッ
シュメモリである。図３において、３０１は主メモリ３
０２上の命令を実行すること各種演算を行うデータ処理
装置、３０２はデータを記憶し、外部から入力したアド
レスに対応した領域にそのデータの読出し及び書込みを
行う主メモリ、３０３はデータ処理装置３０１，主メモ
リ等システムを構成するデバイス間でデータ, アドレ
ス, 各種制御信号の通路となるバス、３０４は従来のＣ
ＣＭ、３０５は外部のバス３０３とデータ, アドレス,
各種制御信号をやり取りする入出力制御部、３０６は入
出力部３０５より入力されたアドレスのうちエントリア
ドレスをデコードするデコーダ、３０７は（３２−ｍ）
ビット×２のｍ乗エントリのメモリセルで構成され、入
出力部３０５より入力されたアドレスのうちタグアドレ
スを記憶し、また、デコーダ３０６によって選択された
エントリに記憶されたアドレスを出力するタグメモリ、
３０８は３２ビット×２のｍ乗エントリのメモリセルで
構成され、タグメモリ３０７の任意のエントリに記憶さ
れたタグアドレスとそのエントリアドレスからなるアド
レスの示す主メモリ３０２上のデータを記憶し、デコー
ダ３０６がデコードした結果より選択されたエントリに
記憶されるデータを入出力部３０５に出力するデータメ
モリ、３０９はデコーダ３０６がデコードした結果によ
り、タグメモリ３０７が出力するタグアドレスと、入出
力部３０５が出力するタグアドレスとを比較し、一致す
る場合にキャッシュヒット信号を出力する比較器、３１
０はＣＣＭ３０４を構成する上記のそれぞれの回路を制
御する制御部である。

【０００４】次に従来のＣＣＭの動作を図３を用いて説
明する。データ処理装置３０１が主メモリ３０２からデ
ータをリードする場合を考える。リードサイクルが開始
されると、入出力部３０５はバス３０３にデータ処理装
置３０１から出力されたアドレスを取り込む。このアド
レスは図４で示すアドレス２００のように、タグアドレ
ス２０１とエントリアドレス２０２とから構成されてい
る。デコーダ３０６は入出力部３０５より入力したエン
トリアドレス２０２をデコードして、その結果より、タ
グメモリ３０７及びデータメモリ３０８のエントリの１
つを選択する。タグメモリ３０７はデコーダ３０６によ
って選択されたそのエントリに記憶されているアドレス
を比較器３０９に出力する。一方、データメモリ３０８
はデコーダ３０６によって選択されたそのエントリに記
憶されているデータを入出力部３０５に出力する。そし
て、比較器３０９は入出力部３０５から入力するタグア
ドレス２０１とタグメモリ３０７から入力するタグアド
レス２０１とを比較して、一致した場合に、キャッシュ
ヒット信号を制御部３１０に出力する。キャッシュヒッ
ト信号が制御部３１０に入力されると（キャッシュヒッ
ト時）、入出力部３０５は、データメモリ３０８から入
力したデータと制御信号とをバス３０３に出力する。デ
ータ処理装置３０１は、このデータを読み込むことによ
り、リードサイクルを終了する。キャッシュヒット信号
が制御部３１０に入力されない場合（キャッシュミス
時）、タグメモリ３０７は入出力部３０５から入力した
タグアドレスをそのエントリに新たに記憶する。入出力
部３０５はバス３０３上に主メモリ３０２から出力され
たデータを入力し、データメモリ３０８にそのデータを
出力する。データメモリ３０８はデコーダ３０６によっ
て選択されたエントリに、入出力部３０５から入力され
たデータを記憶し、この結果ＣＣＭ３０４は動作を終了
する。データ処理装置３０１は主メモリ３０２から出力
されるデータを読み込むことによりリードサイクルを終
了する。

【０００５】次に、従来のＣＣＭ３０４がＣＣＭ内のタ
グメモリ３０７やデータメモリ３０８のメモリテストを
行う際の動作を図３を用いて説明する。このメモリテス
トとは、タグメモリ３０７及びデータメモリ３０８を構
成する全てのメモリセルが正常に読み書き可能かをＩＣ
テスタ等を用いて検査することを言う。まず、初期の状
態において、ＣＣＭ３０４内のタグメモリ３０７及びデ
ータメモリ３０８には情報は記憶されていないとする。
外部よりアドレス２００（図４）のエントリアドレス２
０２が０、タグアドレス２０１がｔ

〔０〕で構成される
アドレスａ（０，ｔ

〔０〕）とデータｄ

〔０〕とでリー
ドサイクルが開始されキャッシュミスになると、前述の
動作よりタグメモリ３０７のエントリ＝０にタグアドレ
ス＝ｔ

〔０〕が記憶され、データメモリ３０８のエント
リ＝０にデータ＝ｄ

〔０〕が記憶される。次に、外部よ
りエントリアドレス２０２が１、タグアドレス２０１が
ｔ〔１〕で構成されるアドレスａ（１，ｔ〔１〕）とデ
ータｄ〔１〕とでリードサイクルが開始されキャッシュ
ミスになると、前述の動作よりタグメモリ３０７のエン
トリ＝１にタグアドレス＝ｔ〔１〕が記憶され、データ
メモリ３０８のエントリ＝１にデータ＝ｄ〔１〕が記憶
される。このようにこのリードミス動作を、エントリア
ドレス＝０から、２のｍ乗−１まで２のｍ乗回繰り返し
て行われると、タグメモリ３０７は各エントリにｔ

〔０〕からｔ〔２のｍ乗−１〕が記憶され、データメモ
リ３０８には各エントリにｄ

〔０〕からｄ〔２のｍ乗−
１〕が記憶れれる。この状態で、外部よりエントリアド
レス２０１が０、タグアドレス２０２がｔ

〔０〕で構成
されるアドレスａ（０，ｔ

〔０〕）で、ＣＣＭ３０４が
リードサイクルを開始すると、キャッシュヒットし、前
述の動作よりバス３０３にデータｄ

〔０〕が出力され
る。この時、タグメモリ３０７のエントリ＝０のメモリ
セルが正常に動作していなければキャッシュヒットしな
い。またデータメモリ３０８のエントリ＝０のメモリセ
ルが正常に動作していなければ、バス３０３に出力され
るデータがｄ

〔０〕と異なる。これらを検査すること
で、タグメモリ３０７とデータメモリ３０８のエントリ
＝０のメモリセルをテストすることが出来る。このよう
にリードヒット動作を、エントリアドレス＝０から２の
ｍ乗−１まで、２のｍ乗回繰り返して行うと、全てのエ
ントリのタグメモリ３０７及びデータメモリ３０８のメ
モリセルをテストすることが出来る。

【０００６】

【発明が解決しようとする課題】従来のキャッシュメモ
リ装置では、ＣＣＭ１０４において、エントリ＝ｅでリ
ードキャッシュヒットを期待した時、ヒットしなかった
場合を考えると、タグメモリ３０７のエントリ＝ｅのメ
モリセルが正常に動作していないことが分かる。しか
し、このときデータメモリ３０８内のデータは出力され
ないから、データメモリ３０８のエントリ＝ｅのメモリ
セルが正常かどうかは分からない。もちろん、テストを
行う目的が、そのデバイスを良品と不良品の２種類に判
別するのみであれば、タグメモリ３０７のメモリセルが
不良であるエントリと同一エントリのデータメモリ３０
８のメモリセルが正常かそうでないかは問題とならな
い。しかし、データメモリ３０８のみの不良率を算出し
たり、データメモリ３０８のどのメモリセルが不良であ
るかを特定するという目的には以上のようなテストでは
不可能である。特に、デバイスの開発、評価段階ではこ
のような目的がしばしば重要である。以上のように、タ
グメモリのメモリセルが不良であるエントリと同一のエ
ントリのデータメモリのメモリセルのテストを行うこと
が不可能であり、データメモリのみの不良率を算出した
り、データメモリのどのメモリセルが不良であるかを特
定することができないという問題点があった。

【０００７】この発明のＣＣＭは以上のような問題点を
解決するもので、タグメモリの状態に関わりなくデータ
メモリのみを独立にテストすることが可能なキャッシュ
メモリ装置を得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係るキャッシ
ュメモリ装置では、図１で示すように、外部のデータ処
理装置３０１が主メモリ３０２からデータを読み出す時
に出力する第１のアドレスにもとづく第２のアドレスを
記憶する第１のメモリ（タグメモリ３０７）と、上記第
１のアドレスにもとづく第３のアドレスと対応する主メ
モリのデータを記憶する第２のメモリ（データメモリ３
０８）と、上記第２のアドレスと上記第３のアドレスと
を比較して一致すればキャッシュヒット信号を出力する
比較手段（比較器３０９）と、このキャッシュヒット信
号を受けると上記第２のメモリから第１のアドレスにも
とづくデータを読み出す制御手段（制御部３１０）とを
備えるキャッシュメモリ装置において、上記制御手段と
接続された入力端子（強制キャッシュ信号入力端子１１
１）を備えている。

【０００９】

【作用】この発明によるキャッシュメモリ装置では、上
記第２のメモリのテスト時に、外部回路から入力端子を
介してキャッシュヒット信号を入力し、第２のアドレス
と第３のアドレスとの一致に関係なく、上記第１のアド
レスと対応するデータを上記第２のメモリから読み出す
ようにした。このように、データメモリのみを独立にテ
ストしたいとき、外部から強制キャッシュヒット信号を
入力することによって、常にキャッシュヒット信号が出
力され、リードサイクルが開始されると、入力されたア
ドレスのタグアドレスの値に関わりなく、入力したアド
レスのエントリアドレスに対応するデータメモリのエン
トリに記憶されているデータが出力される。

【００１０】

【実施例】この発明の一実施例を図を用いて説明する。
図１はこの発明の一実施例を示すＣＣＭのブロック図で
ある。尚、この実施例も従来例と同じくダイレクトマッ
ピング方式のキャッシュメモリである。図１において、
１０４はＣＣＭ、１１１は入力端子としての強制キャッ
シュヒット信号入力端子、１１２は強制キャッシュヒッ
ト信号入力端子１１１又は比較器３０９のどちらか、あ
るいは両方から信号が入力されると、制御手段としての
制御部３１０にキャッシュヒット信号を出力する論理回
路である。その他の部分は全て図３の従来例と同一であ
るため省略する。また、この実施例のＣＣＭ１０４のア
ドレスの構成は、図４の従来例と同一である。すなわ
ち、このＣＣＭの第１のアドレスとしてのアドレス２０
０も３２ビットであり、上位（３２−ｍ）ビットをタグ
メモリに格納される第２のアドレスとしてのタグアドレ
ス２０１として、下位ｍビットを第３のアドレスとして
のエントリアドレス２０２として使用する。

【００１１】次にこの実施例の動作を図１を用いて説明
する。強制キャッシュヒット信号入力端子１１１はテス
トを行うときのみ使用し、ＣＣＭ１０４が通常の動作を
行うときは常に無効にしておく。キャッシュヒット信号
が外部から入力されていないとき、論理回路１１２より
出力されるキャッシュヒット信号は比較器３０９の出力
と同一になるので、この実施例の動作は従来のＣＣＭの
動作と全く同一となるので省略する。キャッシュヒット
信号が外部から入力されているとき、論理回路１１２よ
り、キャッシュヒット信号は常に制御部に出力されてい
る。従って、このとき、リードサイクルが開始される
と、外部から読み込んだアドレスのエントリアドレス２
０２に対応するエントリに記憶されているタグメモリ３
０７の内容に関わりなく、データメモリ３０８のそのエ
ントリに記憶されているデータが、入出力部３０５を介
してバスに出力される。このようにして、データメモリ
３０８のテストをする時に、強制キャッシュヒット信号
入力端子１１１にキャッシュヒット信号を入力すること
により、タグメモリ３０７のタグアドレスに関係なくデ
ータメモリ３０８内のデータを読み出せる。

【００１２】次に、この実施例のＣＣＭがＣＣＭ内のタ
グメモリ３０７、データメモリ３０８のメモリテストを
行う際の動作を図１と図２のフローチャートを用いて説
明する。テストを行う目的が、タグメモリ３０７のメモ
リセルが不良であるエントリと同一エントリのデータメ
モリ３０８のメモリセルが正常かそうでないかを問題と
しない場合は、強制キャッシュヒット信号１１１を無効
にして行い、動作は従来例と全く同一である。タグメモ
リ３０７が正常かそうでないかに関わりなくデータメモ
リ３０８のみを独立にテストする場合を考える。初期の
状態において、ＣＣＭ１０４内のタグメモリ３０７、及
びデータメモリ３０８には情報は記憶されていない。外
部よりエントリアドレスｉ＝０タグアドレスｔ

〔０〕で
構成されるアドレスａ（０，ｔ

〔０〕）、データｄ

〔０〕でリードサイクルを開始すると（ステップＳ１，
Ｓ２）、キャッシュミスし、前述の動作よりタグメモリ
３０７のエントリ＝０にタグアドレス＝ｔ

〔０〕が記憶
され、データメモリ３０８のエントリ＝０にデータ＝ｄ

〔０〕が記憶される（ステップＳ３）。次に、外部より
エントリアドレス＝１、タグアドレスｔ〔１〕で構成さ
れるアドレスａ（１，ｔ〔１〕）、データｄ〔１〕でリ
ードサイクルを開始すると、キャッシュミスし、前述の
動作よりタグメモリ３０７のエントリ＝１にタグアドレ
ス＝ｔ〔１〕が記憶され、データメモリ３０８のエント
リ＝１にデータ＝ｄ〔１〕が記憶される。このようにリ
ードミス動作を、エントリアドレス＝０から、２のｍ乗
−１まで２のｍ乗回繰り返して行うと（ステップＳ４，
Ｓ５）、タグメモリ３０７は各エントリにｔ

〔０〕から
ｔ〔２のｍ乗−１〕が記憶され、データメモリ３０８に
は各エントリにｄ

〔０〕からｄ〔２のｍ乗−１〕が記憶
される。この状態で、外部よりエントリアドレス＝０と
し（ステップＳ７）、タグアドレスｔで構成されるアド
レスａ（０，ｔ）でリードサイクルを開始する（ステッ
プＳ８）。このとき、ｔは任意の値でよい。ＣＣＭ１０
４はｔの値に関わりなく、データメモリ３０８のエント
リ＝０に記憶されたデータｄ

〔０〕をバス３０３に出力
する。このように、リードヒット動作をエントリアドレ
ス＝０から、２のｍ乗−１まで２のｍ乗回繰り返して行
うと（ステップＳ９〜Ｓ１１）、全てのエントリのデー
タメモリ３０８のメモリセルをテストすることが出来
る。

【００１３】

【発明の効果】本発明は、以上のように構成されている
ので、外部回路からキャッシュヒット信号を入力端子に
入力することができ、タグメモリの状態に関わりなくデ
ータメモリのみを独立にテストすることが可能となると
いう効果が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すＣＣＭのブロック図
である。

【図２】図１のＣＣＭにおける動作を示すフローチャー
トである。

【図３】従来のＣＣＭの一例を示すブロック図である。

【図４】図１，図３のＣＣＭで使用されるアドレスの構
成を示す図である。

【符号の説明】

１０４，３０４キャッシュメモリとその制御回路を同
一基盤上に集積した半導体集積回路（ＣＣＭ）１１１強制キャッシュヒット信号入力端子１１２論理回路２００アドレス２０１タグアドレス２０２エントリアドレス３０１データ処理装置３０２主メモリ３０３バス３０５入出力部３０６デコーダ３０７タグメモリ３０８データメモリ３０９比較器３１０制御部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１０月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

〔０〕で構成される
アドレスａ（０，ｔ

〔０〕）とデータｄ

〔０〕からｄ〔２のｍ乗−
１〕が記憶される。この状態で、外部よりエントリアド
レス２０１が０、タグアドレス２０２がｔ

〔０〕で構成
されるアドレスａ（０，ｔ

Claims

【特許請求の範囲】

【請求項１】外部のデータ処理装置が主メモリからデ
ータを読み出す時に出力する第１のアドレスにもとづく
第２のアドレスを記憶する第１のメモリと、上記第１の
アドレスにもとづく第３のアドレスと対応する主メモリ
のデータを記憶する第２のメモリと、上記第２のアドレ
スと上記第３のアドレスとを比較して一致すればキャッ
シュヒット信号を出力する比較手段と、このキャッシュ
ヒット信号を受けると上記第２のメモリから第１のアド
レスにもとづくデータを読み出す制御手段とを備えるキ
ャッシュメモリ装置において、上記制御手段と接続され
た入力端子を備え、上記第２のメモリのテスト時に、外
部回路からこの入力端子を介してキャッシュヒット信号
を入力し、第２のアドレスと第３のアドレスとの一致に
関係なく、上記第１のアドレスと対応するデータを上記
第２のメモリから読み出すようにしたことを特徴とする
キャッシュメモリ装置。