JPH05204771A - メモリ制御システム - Google Patents
メモリ制御システムInfo
- Publication number
- JPH05204771A JPH05204771A JP4038620A JP3862092A JPH05204771A JP H05204771 A JPH05204771 A JP H05204771A JP 4038620 A JP4038620 A JP 4038620A JP 3862092 A JP3862092 A JP 3862092A JP H05204771 A JPH05204771 A JP H05204771A
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- JP
- Japan
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- address
- memory
- ram
- register
- rom
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 ＲＯＭ１０のアドレス空間２１によって置換
えられて得られた未使用空間部分２２を含めてＲＡＭ
９、アドレス空間を構成する。ＲＡＭ９について障害の
有無を診断する。アクセスしようとするアドレスとその
診断により障害が検出された部分のアドレスとが一致し
たとき、そのアクセスしようとするアドレスの代りに未
使用空間部分２２のアドレスをアクセスするように制御
する。 【効果】 障害が検出された部分の代りに本来未使用の
はずの空間部分２２を使用することにより、メモリを縮
小せずに運転できる。
えられて得られた未使用空間部分２２を含めてＲＡＭ
９、アドレス空間を構成する。ＲＡＭ９について障害の
有無を診断する。アクセスしようとするアドレスとその
診断により障害が検出された部分のアドレスとが一致し
たとき、そのアクセスしようとするアドレスの代りに未
使用空間部分２２のアドレスをアクセスするように制御
する。 【効果】 障害が検出された部分の代りに本来未使用の
はずの空間部分２２を使用することにより、メモリを縮
小せずに運転できる。
Description
【０００１】
【技術分野】本発明はメモリ制御システムに関し、特に
読出し及び書込み可能な記憶装置に読出し専用の記憶装
置がオーバラップされるメモリに対するアクセスの制御
システムに関する。
読出し及び書込み可能な記憶装置に読出し専用の記憶装
置がオーバラップされるメモリに対するアクセスの制御
システムに関する。
【０００２】
【従来技術】一般に、読出し書込み可能な記憶装置のア
ドレス空間に読出し専用の記憶装置のアドレス空間がオ
ーバラップされて配置されるメモリシステムがある。従
来、そのシステムにおけるシステム立上げ時のメモリ診
断においてメモリの一部に障害の発生を確認した場合、
その障害に該当する部分を使用しないように縮小運転を
していた。
ドレス空間に読出し専用の記憶装置のアドレス空間がオ
ーバラップされて配置されるメモリシステムがある。従
来、そのシステムにおけるシステム立上げ時のメモリ診
断においてメモリの一部に障害の発生を確認した場合、
その障害に該当する部分を使用しないように縮小運転を
していた。
【０００３】そのため、読出し専用の記憶装置のアドレ
ス空間とオーバラップする読出し書込み可能な記憶装置
の部分は通常使用されないにも拘わらず、メモリの一部
障害が発生したときにこの使用されない読出し書込み可
能な記憶装置の一部を有効利用できずにメモリの縮小運
転をせねばならないという欠点があった。
ス空間とオーバラップする読出し書込み可能な記憶装置
の部分は通常使用されないにも拘わらず、メモリの一部
障害が発生したときにこの使用されない読出し書込み可
能な記憶装置の一部を有効利用できずにメモリの縮小運
転をせねばならないという欠点があった。
【０００４】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はメモリの一部に
障害が発生した場合でもメモリを縮小させずに運転でき
るメモリ制御システムを提供することである。
ためになされたものであり、その目的はメモリの一部に
障害が発生した場合でもメモリを縮小させずに運転でき
るメモリ制御システムを提供することである。
【０００５】
【発明の構成】本発明によるメモリ制御システムは、第
１の記憶装置と、前記第１の記憶装置のアドレス空間の
一部によって置換えられて得られた未使用領域を、自装
置のアドレス空間に含んでなる第２の記憶装置と、前記
第２の記憶装置の診断をする診断手段と、アクセスしよ
うとするアドレスと前記診断手段により障害が検出され
た部分のアドレスとが一致したとき該アクセスしようと
するアドレスの代りに前記未使用領域のアドレスをアク
セスするアクセス手段とを有することを特徴とする。
１の記憶装置と、前記第１の記憶装置のアドレス空間の
一部によって置換えられて得られた未使用領域を、自装
置のアドレス空間に含んでなる第２の記憶装置と、前記
第２の記憶装置の診断をする診断手段と、アクセスしよ
うとするアドレスと前記診断手段により障害が検出され
た部分のアドレスとが一致したとき該アクセスしようと
するアドレスの代りに前記未使用領域のアドレスをアク
セスするアクセス手段とを有することを特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明によるメモリ制御システムの
一実施例の構成を示すブロック図である。図において、
本発明の一実施例によるメモリ制御システムにおける中
央処理装置（以下、ＣＰＵと記す）１はアドレスバス１
１、データバス１２及びコントロール信号群１３に接続
されている。
一実施例の構成を示すブロック図である。図において、
本発明の一実施例によるメモリ制御システムにおける中
央処理装置（以下、ＣＰＵと記す）１はアドレスバス１
１、データバス１２及びコントロール信号群１３に接続
されている。
【０００８】コントローラ２はアドレスバス１１、デー
タバス１２及びコントロール信号群１３に接続され、レ
ジスタコントロール信号２３及びコンパレータコントロ
ール信号２４を生成する。
タバス１２及びコントロール信号群１３に接続され、レ
ジスタコントロール信号２３及びコンパレータコントロ
ール信号２４を生成する。
【０００９】レジスタ３はデータバス１２に接続され、
レジスタコントロール信号２３によってコントロールさ
れる。そして、データバス１２からデータを取込み、又
保存しているデータをレジスタデータ３４として出力す
る。
レジスタコントロール信号２３によってコントロールさ
れる。そして、データバス１２からデータを取込み、又
保存しているデータをレジスタデータ３４として出力す
る。
【００１０】コンパレータ４はアドレスバス１１に接続
され、レジスタデータ３４とアドレスバス上のデータと
を比較するものである。そして、マルチプレクサコント
ロール信号５７を経由してマルチプレクサ５及びデコー
ダ７へ比較結果を通知する。又、このコンパレータ４は
コンパレータコントロール信号２４によってコントロー
ルされ、不一致に相当する信号を出す場合もある。
され、レジスタデータ３４とアドレスバス上のデータと
を比較するものである。そして、マルチプレクサコント
ロール信号５７を経由してマルチプレクサ５及びデコー
ダ７へ比較結果を通知する。又、このコンパレータ４は
コンパレータコントロール信号２４によってコントロー
ルされ、不一致に相当する信号を出す場合もある。
【００１１】マルチプレクサ５はアドレスバス１１上の
データ及びレジスタデータ６５を入力とする。このマル
チプレクサ５はコンパレータ４からのマルチプレクサコ
ントロール信号５７を受け、比較結果が一致の場合はメ
モリアドレスバス１４へレジスタデータ６５の内容を出
力し、不一致の場合はアドレスバス１１上のアドレスの
上位４バイトの内容をメモリアドレスバス１４へ出力す
る。
データ及びレジスタデータ６５を入力とする。このマル
チプレクサ５はコンパレータ４からのマルチプレクサコ
ントロール信号５７を受け、比較結果が一致の場合はメ
モリアドレスバス１４へレジスタデータ６５の内容を出
力し、不一致の場合はアドレスバス１１上のアドレスの
上位４バイトの内容をメモリアドレスバス１４へ出力す
る。
【００１２】レジスタ６はレジスタデータ６５をマルチ
プレクサ５に出力するものである。すなわち、ＲＯＭア
ドレスとＲＡＭアドレスとがオーバラップしている部分
のアドレスの上位４バイトが予め格納されており、これ
をマルチプレクサ５に出力するのである。
プレクサ５に出力するものである。すなわち、ＲＯＭア
ドレスとＲＡＭアドレスとがオーバラップしている部分
のアドレスの上位４バイトが予め格納されており、これ
をマルチプレクサ５に出力するのである。
【００１３】デコーダ７はマルチプレクサコントロール
信号５７が一致である旨を通知してきた場合はＲＡＭ９
を選択するチップセレクト信号７９を生成する。一方、
不一致である旨を通知してきた場合はメモリコントロー
ラ８から出力されるチップセレクト信号７８を、ＲＯＭ
チップセレクト信号710 としてＲＯＭ１０へ通知すると
共に、ＲＡＭチップセレクト信号７９としてＲＡＭ９へ
通知する。
信号５７が一致である旨を通知してきた場合はＲＡＭ９
を選択するチップセレクト信号７９を生成する。一方、
不一致である旨を通知してきた場合はメモリコントロー
ラ８から出力されるチップセレクト信号７８を、ＲＯＭ
チップセレクト信号710 としてＲＯＭ１０へ通知すると
共に、ＲＡＭチップセレクト信号７９としてＲＡＭ９へ
通知する。
【００１４】メモリコントローラ８はアドレスバス１
１、データバス１２及びコントロール信号群１３に接続
されており、必要に応じてＲＯＭ及びＲＡＭのチップセ
レクト信号７８を生成する。
１、データバス１２及びコントロール信号群１３に接続
されており、必要に応じてＲＯＭ及びＲＡＭのチップセ
レクト信号７８を生成する。
【００１５】ＲＡＭ９及びＲＯＭ１０は、アドレスの上
位４バイトがメモリアドレスバス１４を経由してマルチ
プレクサ５に接続されており、その下位４バイトがアド
レスバス１１に接続されている。また、デーコーダ７か
らのチップセレクト信号710又は７９がチップセレクト
端子ＣＳに入力されることによってコントロールされ
る。
位４バイトがメモリアドレスバス１４を経由してマルチ
プレクサ５に接続されており、その下位４バイトがアド
レスバス１１に接続されている。また、デーコーダ７か
らのチップセレクト信号710又は７９がチップセレクト
端子ＣＳに入力されることによってコントロールされ
る。
【００１６】ここで、図２は図１におけるＲＡＭ９及び
ＲＯＭ１０のアドレス空間を示すメモリマップである。
ＲＯＭ１０のアドレス空間はアドレス000F0000〜000FFF
FFの６４ＫＢの空間部分２１である。また、ＲＡＭ９の
アドレス空間は全体でアドレス00000000〜00FFFFFFの１
６ＭＢの空間があり、アドレス000F0000〜000FFFFFの６
４ＫＢの空間部分２２はＲＯＭアドレス空間とオーバラ
ップする空間である。つまり、ＲＯＭ１０のアドレス空
間によって置換えられて得られた部分がＲＡＭ９のアド
レス空間に含まれているのである。
ＲＯＭ１０のアドレス空間を示すメモリマップである。
ＲＯＭ１０のアドレス空間はアドレス000F0000〜000FFF
FFの６４ＫＢの空間部分２１である。また、ＲＡＭ９の
アドレス空間は全体でアドレス00000000〜00FFFFFFの１
６ＭＢの空間があり、アドレス000F0000〜000FFFFFの６
４ＫＢの空間部分２２はＲＯＭアドレス空間とオーバラ
ップする空間である。つまり、ＲＯＭ１０のアドレス空
間によって置換えられて得られた部分がＲＡＭ９のアド
レス空間に含まれているのである。
【００１７】次に、図１及び図２を用いて本システムの
動作を説明する。
動作を説明する。
【００１８】ＣＰＵ１はＲＡＭ９の診断を行うために、
アドレス00000000から00FFFFFFまでを順にアクセスす
る。システムの電源投入後、コンパレータ４は不一致に
相当する信号を出力するようにコントローラ２によりコ
ントロールされる。
アドレス00000000から00FFFFFFまでを順にアクセスす
る。システムの電源投入後、コンパレータ４は不一致に
相当する信号を出力するようにコントローラ２によりコ
ントロールされる。
【００１９】ＣＰＵ１がＲＡＭ９を診断し、その結果障
害が発見した場合、ＣＰＵ１はレジスタ３に障害を発見
したアドレスを保存するため、データバス１２上にその
障害のあるアドレスの値を出力する。
害が発見した場合、ＣＰＵ１はレジスタ３に障害を発見
したアドレスを保存するため、データバス１２上にその
障害のあるアドレスの値を出力する。
【００２０】コントローラ２はＣＰＵ１からのコントロ
ール信号群１３、アドレスバス１２及びデータバス１１
をデコードし、レジスタ３がデータバス１２よりデータ
を読込むように制御する。
ール信号群１３、アドレスバス１２及びデータバス１１
をデコードし、レジスタ３がデータバス１２よりデータ
を読込むように制御する。
【００２１】レジスタ３はコントローラ２からの制御信
号を受けて、ＣＰＵ１から出力されたデータ、すなわち
障害のあるアドレスの上位４バイトを読込む。以上によ
り障害が発生したメモリアドレスを保存する動作は完了
する。なお、ＣＰＵ１がＲＡＭ９を診断した結果、障害
を発見しなかった場合、コンパレータ４は不一致に相当
する信号を出力し続ける。
号を受けて、ＣＰＵ１から出力されたデータ、すなわち
障害のあるアドレスの上位４バイトを読込む。以上によ
り障害が発生したメモリアドレスを保存する動作は完了
する。なお、ＣＰＵ１がＲＡＭ９を診断した結果、障害
を発見しなかった場合、コンパレータ４は不一致に相当
する信号を出力し続ける。
【００２２】ＣＰＵ１が任意のメモリアドレスをアクセ
スしたとき、コンパレータ４はアドレスバス１１上のア
ドレスの上位４バイトとレジスタ３に保存されているデ
ータ、すなわち障害のあるメモリアドレスの上位４バイ
トとを比較する。この比較の結果、現在ＣＰＵ１がアク
セスしているメモリアドレスと障害のあるメモリアドレ
スとが一致した場合、コンパレータ４はアドレスが一致
した旨を信号線５７を通じてマルチプレクサ５及びデコ
ーダ７へ通知する。
スしたとき、コンパレータ４はアドレスバス１１上のア
ドレスの上位４バイトとレジスタ３に保存されているデ
ータ、すなわち障害のあるメモリアドレスの上位４バイ
トとを比較する。この比較の結果、現在ＣＰＵ１がアク
セスしているメモリアドレスと障害のあるメモリアドレ
スとが一致した場合、コンパレータ４はアドレスが一致
した旨を信号線５７を通じてマルチプレクサ５及びデコ
ーダ７へ通知する。
【００２３】マルチプレクサ５は通常時はアドレスバス
１１上の上位４バイトのアドレスを出力している。しか
し、コンパレータ４からアドレスが一致した旨の通知を
受けてマルチプレクサ５は出力するアドレスをアドレス
バス１１上のアドレスからレジスタ６に切替える。ここ
で、レジスタ６には予めＲＯＭアドレスとＲＡＭアドレ
スとがオーバラップしている部分２２のアドレスの上位
４バイト000Fが格納されている。このため、メモリアド
レスバス１４上にはレジスタ６の内容000Fが出力され
る。
１１上の上位４バイトのアドレスを出力している。しか
し、コンパレータ４からアドレスが一致した旨の通知を
受けてマルチプレクサ５は出力するアドレスをアドレス
バス１１上のアドレスからレジスタ６に切替える。ここ
で、レジスタ６には予めＲＯＭアドレスとＲＡＭアドレ
スとがオーバラップしている部分２２のアドレスの上位
４バイト000Fが格納されている。このため、メモリアド
レスバス１４上にはレジスタ６の内容000Fが出力され
る。
【００２４】デコーダ７は通常はメモリコントローラが
出力するＲＯＭ１０及びＲＡＭ９へのチップセレクト信
号７９又は710 を出力しているが、コンパレータ４のア
ドレスが一致したという通知を受けてＲＡＭ９を選択す
るチップセレクト信号７９を出力する。デコーダ７のＲ
ＡＭチップセレクト信号７９及びレジスタ６からマルチ
プレクサ５を経由して出力されたアドレスの上位４バイ
ト000FによってＲＡＭ９のオーバラップ部分２２がアク
セスされる。
出力するＲＯＭ１０及びＲＡＭ９へのチップセレクト信
号７９又は710 を出力しているが、コンパレータ４のア
ドレスが一致したという通知を受けてＲＡＭ９を選択す
るチップセレクト信号７９を出力する。デコーダ７のＲ
ＡＭチップセレクト信号７９及びレジスタ６からマルチ
プレクサ５を経由して出力されたアドレスの上位４バイ
ト000FによってＲＡＭ９のオーバラップ部分２２がアク
セスされる。
【００２５】以上の結果、障害の発生したメモリアドレ
スをＣＰＵ１がアクセスしたとき、そのアドレスの代り
にＲＯＭアドレスとＲＡＭアドレスとがオーバラップし
ている本来未使用領域のアドレスがアクセスされる。
スをＣＰＵ１がアクセスしたとき、そのアドレスの代り
にＲＯＭアドレスとＲＡＭアドレスとがオーバラップし
ている本来未使用領域のアドレスがアクセスされる。
【００２６】一方、障害の発生していないメモリアドレ
スをＣＰＵ１がアクセスしたとき、コンパレータ４は不
一致である旨をマルチプレクサ５及びデコーダ７に通知
する。すると、マルチプレクサ５は不一致である旨の通
知をコンパレータ４から受け、アドレスバス１１上の内
容をメモリアドレスバス１４に出力する。デコーダ７は
コンパレータ４から不一致の旨の信号を受け、メモリコ
ントローラ８からのチップセレクト信号７８をＲＡＭ９
又はＲＯＭ１０に出力する。このため、通常のメモリア
クセスが行われる。
スをＣＰＵ１がアクセスしたとき、コンパレータ４は不
一致である旨をマルチプレクサ５及びデコーダ７に通知
する。すると、マルチプレクサ５は不一致である旨の通
知をコンパレータ４から受け、アドレスバス１１上の内
容をメモリアドレスバス１４に出力する。デコーダ７は
コンパレータ４から不一致の旨の信号を受け、メモリコ
ントローラ８からのチップセレクト信号７８をＲＡＭ９
又はＲＯＭ１０に出力する。このため、通常のメモリア
クセスが行われる。
【００２７】ＣＰＵ１がＲＡＭ９を診断した結果、障害
を発見した場合でもＲＯＭ１０を隠してシステムを使用
するときは、コントローラ２のコントロールによってコ
ンパレータ４は不一致に相当する信号を出力し続ける。
を発見した場合でもＲＯＭ１０を隠してシステムを使用
するときは、コントローラ２のコントロールによってコ
ンパレータ４は不一致に相当する信号を出力し続ける。
【００２８】なお、以上はＲＯＭとＲＡＭとがオーバラ
ップする場合について説明したが、ＲＡＭ同士がオーバ
ラップする場合についても同様に本発明が適用できるこ
とは明らかである。
ップする場合について説明したが、ＲＡＭ同士がオーバ
ラップする場合についても同様に本発明が適用できるこ
とは明らかである。
【００２９】
【発明の効果】以上説明したように本発明は、読出し書
込み可能な記憶装置の一部に障害が発生した場合におい
て、障害の発生した領域をＣＰＵがアクセスしても、実
際は障害の発生していない通常は利用されない部分をア
クセスすることになり、記憶装置を有効利用でき、また
メモリの縮小運転も生じないという効果がある。
込み可能な記憶装置の一部に障害が発生した場合におい
て、障害の発生した領域をＣＰＵがアクセスしても、実
際は障害の発生していない通常は利用されない部分をア
クセスすることになり、記憶装置を有効利用でき、また
メモリの縮小運転も生じないという効果がある。
【図１】本発明によるメモリ制御システムの構成を示す
ブロック図である。
ブロック図である。
【図２】図１におけるＲＡＭ及びＲＯＭによるアドレス
空間を示すメモリマップである。
空間を示すメモリマップである。
１ ＣＰＵ ２ コントローラ ３，６ レジスタ ４ コンパレータ ５ マルチプレクサ ７ デコーダ ８ メモリコントローラ ９ ＲＡＭ １０ ＲＯＭ １１ データバス １２ アドレスバス １３ コントロール信号群
Claims (1)
- 【請求項１】 第１の記憶装置と、前記第１の記憶装置
のアドレス空間の一部によって置換えられて得られた未
使用領域を、自装置のアドレス空間に含んでなる第２の
記憶装置と、前記第２の記憶装置の診断をする診断手段
と、アクセスしようとするアドレスと前記診断手段によ
り障害が検出された部分のアドレスとが一致したとき該
アクセスしようとするアドレスの代りに前記未使用領域
のアドレスをアクセスするアクセス手段とを有すること
を特徴とするメモリ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038620A JPH05204771A (ja) | 1992-01-29 | 1992-01-29 | メモリ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038620A JPH05204771A (ja) | 1992-01-29 | 1992-01-29 | メモリ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204771A true JPH05204771A (ja) | 1993-08-13 |
Family
ID=12530288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038620A Pending JPH05204771A (ja) | 1992-01-29 | 1992-01-29 | メモリ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006521637A (ja) * | 2003-03-25 | 2006-09-21 | フリースケール セミコンダクター インコーポレイテッド | データ処理システムにおけるメモリ管理 |
-
1992
- 1992-01-29 JP JP4038620A patent/JPH05204771A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006521637A (ja) * | 2003-03-25 | 2006-09-21 | フリースケール セミコンダクター インコーポレイテッド | データ処理システムにおけるメモリ管理 |
| JP4814786B2 (ja) * | 2003-03-25 | 2011-11-16 | フリースケール セミコンダクター インコーポレイテッド | データ処理システムにおけるメモリ管理 |
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