JPS59160243A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS59160243A JPS59160243A JP58032896A JP3289683A JPS59160243A JP S59160243 A JPS59160243 A JP S59160243A JP 58032896 A JP58032896 A JP 58032896A JP 3289683 A JP3289683 A JP 3289683A JP S59160243 A JPS59160243 A JP S59160243A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- bit
- debugging
- actual machine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は、デ・ぐラグ装置に関し、特にコンピュータシ
ステムにおいてアクセスが禁止されているメモリエリア
にアクセスが行なわれたことを直ちに検出できるように
したデバッグ装置に関する。
ステムにおいてアクセスが禁止されているメモリエリア
にアクセスが行なわれたことを直ちに検出できるように
したデバッグ装置に関する。
（発明の背景）
一般に、ゾロセ、すおよびメモリ等を具備するコンピュ
ータシステムにおいてプログラムデバッグを行なう場合
、プログラムの欠陥（バッグ：ｂｕｇ ）によって誤っ
てプログラムエリアまたはデータエリア等のアクセスが
禁止されているメモリエリアをミスアクセスすることが
しばしば生ずることがある。このようなミスアクセスの
検出は、従来、実行された命令の内容を逐一出力するダ
ング機構等によってプログラムの実行状態を知ることに
よシ検出していた。
ータシステムにおいてプログラムデバッグを行なう場合
、プログラムの欠陥（バッグ：ｂｕｇ ）によって誤っ
てプログラムエリアまたはデータエリア等のアクセスが
禁止されているメモリエリアをミスアクセスすることが
しばしば生ずることがある。このようなミスアクセスの
検出は、従来、実行された命令の内容を逐一出力するダ
ング機構等によってプログラムの実行状態を知ることに
よシ検出していた。
しかしながら、前記従来形においては、ミスア（２）
クセスの検出にかなシ多くの時間と手間を要すると共に
、ミスアクセスを検出することが容易ではなくプログラ
ムに存在する欠陥を簡単に見つけ出すことができないと
いう不都合があった。
、ミスアクセスを検出することが容易ではなくプログラ
ムに存在する欠陥を簡単に見つけ出すことができないと
いう不都合があった。
（発明の目的）
本発明の目的は、前述の従来形における問題点ニ鑑ミ、
コン１？、−タシステムのプログラムデ・ぐラグを行な
うデ／’？ ラグ装置において、アクセスが禁止された
メモリエリアにアクセスが行なわれたことを直ちに検出
できるようにすると共に、プログラムデ・マツプが迅速
かつ的確に行なわれるようにすることにある。
コン１？、−タシステムのプログラムデ・ぐラグを行な
うデ／’？ ラグ装置において、アクセスが禁止された
メモリエリアにアクセスが行なわれたことを直ちに検出
できるようにすると共に、プログラムデ・マツプが迅速
かつ的確に行なわれるようにすることにある。
（発明の構成および効果）
本発明は、プロセッサおよびメモリを具備するコンピュ
ータシステムのプログラムデノぐッグヲ行々うデＪＲラ
ダ装置において、該メモリのアドレス空間に対応しかつ
メモリアクセスが禁止されたアドレスに所定値のデータ
を記憶したビットマツプメモリを用い、コンピュータシ
ステムの動作によシ該メモリがアクセスされた時、アク
セスされたメモリアト９レスに対応するアドレスによっ
て該ビットマツプメモリをアクセスして該アドレスがア
クセスの禁止されたアドレスか否かを判定するという構
想に基づくものであり、このような構想を用いることに
よυミスアクセスが行なわれたことを直ちに的確に検出
することが可能にカリ、かつプログラムの欠陥を見つけ
ることが容易になる。
ータシステムのプログラムデノぐッグヲ行々うデＪＲラ
ダ装置において、該メモリのアドレス空間に対応しかつ
メモリアクセスが禁止されたアドレスに所定値のデータ
を記憶したビットマツプメモリを用い、コンピュータシ
ステムの動作によシ該メモリがアクセスされた時、アク
セスされたメモリアト９レスに対応するアドレスによっ
て該ビットマツプメモリをアクセスして該アドレスがア
クセスの禁止されたアドレスか否かを判定するという構
想に基づくものであり、このような構想を用いることに
よυミスアクセスが行なわれたことを直ちに的確に検出
することが可能にカリ、かつプログラムの欠陥を見つけ
ることが容易になる。
また、プログラムのモジュール化によシ、あるモジュー
ル化されたプログラムのデノぐラグを行なう場合に該プ
ログラムに影響されないメモリエリアにミスアクセスが
あった場合等直ちにミスアクセスが検出され、プログラ
ムの欠陥の存在を容易に発見することが可能になシ、プ
ログラムデバッグを極めて効率的に行なうことが可能に
なる。さらに、本発明によれば、ビットマツプメモリを
用いることによシ例えば１バイトごとのきめ細か表メモ
リアクセスエラーの検出が可能となる。
ル化されたプログラムのデノぐラグを行なう場合に該プ
ログラムに影響されないメモリエリアにミスアクセスが
あった場合等直ちにミスアクセスが検出され、プログラ
ムの欠陥の存在を容易に発見することが可能になシ、プ
ログラムデバッグを極めて効率的に行なうことが可能に
なる。さらに、本発明によれば、ビットマツプメモリを
用いることによシ例えば１バイトごとのきめ細か表メモ
リアクセスエラーの検出が可能となる。
（発明の実施例）
以下図面によυ本発明の詳細な説明する。第１図は、本
発明の１実施例に係わるデバッグ装置の構成を示す。同
図において、１はデバッグされるべきプログラムを実行
するコンピュータシステムすなわち実機であり、プロセ
ッサ２およびメモリ３等を具備する。４は、本発明の１
実施例に係わるデバッグ装置であシ、ビットマツプメモ
リ５、プロセッサ６、マルチプレクサ７、アンドゲート
８、ＳＲフリッゾフロソプ９、インバータ１０、発光ダ
イオード１１、抵抗１２、リセットキー１３、第２レジ
スタ１５、第２レジスタ１５、表示器１６、およびタイ
ミングコントロール回路１７等によって構成される。ビ
ットマツプメモリ５は、実機１のメモリ３のアドレス空
間に対応したビット数を有するメモリでアシ、例えば実
機メモリ３が６４に一９イトの容量を有する場合にはビ
ットマツプメモリは６４にビットの容量を有する。マル
チプレクサ７は、実機１のアドレスバスとデ・マツプ装
置４のプロセッサ６のアドレスパスの内いずれかをビッ
トマツプメモリ５のアドレス入力に切換接続するだめの
ものである。タイミングコントロール回路１７は、命令
フェッチサイクル時に生ずる（５） ノＲルスＦ１および各サイクルタイムごとに生ずる、ノ
クルスＴ１を生成するための回路である。
発明の１実施例に係わるデバッグ装置の構成を示す。同
図において、１はデバッグされるべきプログラムを実行
するコンピュータシステムすなわち実機であり、プロセ
ッサ２およびメモリ３等を具備する。４は、本発明の１
実施例に係わるデバッグ装置であシ、ビットマツプメモ
リ５、プロセッサ６、マルチプレクサ７、アンドゲート
８、ＳＲフリッゾフロソプ９、インバータ１０、発光ダ
イオード１１、抵抗１２、リセットキー１３、第２レジ
スタ１５、第２レジスタ１５、表示器１６、およびタイ
ミングコントロール回路１７等によって構成される。ビ
ットマツプメモリ５は、実機１のメモリ３のアドレス空
間に対応したビット数を有するメモリでアシ、例えば実
機メモリ３が６４に一９イトの容量を有する場合にはビ
ットマツプメモリは６４にビットの容量を有する。マル
チプレクサ７は、実機１のアドレスバスとデ・マツプ装
置４のプロセッサ６のアドレスパスの内いずれかをビッ
トマツプメモリ５のアドレス入力に切換接続するだめの
ものである。タイミングコントロール回路１７は、命令
フェッチサイクル時に生ずる（５） ノＲルスＦ１および各サイクルタイムごとに生ずる、ノ
クルスＴ１を生成するための回路である。
第１図の回路においては、デバッグ装置４のプロセッサ
６からマルチプレクサ７およびビットマツプメモリ５に
書込信号Ｗを印加し、マルチプレクサ７がプロセッサ６
のアドレスノぐスとビットマ、ゾメモリ５のアドレス入
力とを接続するように切り換えかつビットマツプメモリ
５を書込状態にする。そして、プロセッサ６のアドレス
バスおよびデータバスから実機１のメモリ３においてア
クセスが禁止されたアドレスに対応するアドレスに所定
値のデータを書込んでおく。例えば、所定値のデータと
してはメモリアクセスが禁止されたアドレスに１″′が
書込まれる。
６からマルチプレクサ７およびビットマツプメモリ５に
書込信号Ｗを印加し、マルチプレクサ７がプロセッサ６
のアドレスノぐスとビットマ、ゾメモリ５のアドレス入
力とを接続するように切り換えかつビットマツプメモリ
５を書込状態にする。そして、プロセッサ６のアドレス
バスおよびデータバスから実機１のメモリ３においてア
クセスが禁止されたアドレスに対応するアドレスに所定
値のデータを書込んでおく。例えば、所定値のデータと
してはメモリアクセスが禁止されたアドレスに１″′が
書込まれる。
このようにして、ビットマツプメモリ２にアクセスが禁
止されたすべてのアドレスに対して所定値のデータが書
込まれた後、実機１のデバッグ処理が行なわれる。すな
わち、デバッグ装置４のプロセッサ６からの書込信号Ｗ
が遮断され、マルチプレクサ７が実機１のアドレスバス
とビットマツ（６） ツメモリ５のアドレス入力とを接続する状態に設定され
、かつビットマツプメモリ５は読出状態にされた後実機
１のプログラムが実行される。この時、実機１のプロセ
ッサ２からメモリ３がアクセスされて命令の実行が行な
われるが、ゾロセッサ２からアドレスバスを介してメモ
リ３に入力されるアドレスデ〒りはマルチプレクサ７を
介してぎットマップメモリ５のアドレス入力に印加され
る。
止されたすべてのアドレスに対して所定値のデータが書
込まれた後、実機１のデバッグ処理が行なわれる。すな
わち、デバッグ装置４のプロセッサ６からの書込信号Ｗ
が遮断され、マルチプレクサ７が実機１のアドレスバス
とビットマツ（６） ツメモリ５のアドレス入力とを接続する状態に設定され
、かつビットマツプメモリ５は読出状態にされた後実機
１のプログラムが実行される。この時、実機１のプロセ
ッサ２からメモリ３がアクセスされて命令の実行が行な
われるが、ゾロセッサ２からアドレスバスを介してメモ
リ３に入力されるアドレスデ〒りはマルチプレクサ７を
介してぎットマップメモリ５のアドレス入力に印加され
る。
このため、実機１においてアクセスされたメモリ３のア
ドレスと同じアドレスによってビットマツプメモリ５が
アクセスされその読出出力が出力端子ＯＵＴを介してア
ンドデート８の一方の入力に印加される。アンｒケゝ−
ト８の他方の入力には各サイクルタイムごとに発生する
ノｆルスすなわちサイクルタイミング信号Ｔ１が印加さ
れているからビットマツプメモリ５の出力が書込禁止を
示す位置すなわち高レベルである場合は該信号ＴＩのタ
イミングでアンドダート８の出力が高レベルになる。と
れにより、フリップフロップ９がセットされその出力９
が高レベルになる。したがって、インバータ１０の出力
が低レベルになシ例えば＋５ｖの電源から抵抗１２を介
して発光ダイオ−ｒｌｌに電流が流れ該発光ダイオード
１１が点灯してミスアクセスがあったことを表示する。
ドレスと同じアドレスによってビットマツプメモリ５が
アクセスされその読出出力が出力端子ＯＵＴを介してア
ンドデート８の一方の入力に印加される。アンｒケゝ−
ト８の他方の入力には各サイクルタイムごとに発生する
ノｆルスすなわちサイクルタイミング信号Ｔ１が印加さ
れているからビットマツプメモリ５の出力が書込禁止を
示す位置すなわち高レベルである場合は該信号ＴＩのタ
イミングでアンドダート８の出力が高レベルになる。と
れにより、フリップフロップ９がセットされその出力９
が高レベルになる。したがって、インバータ１０の出力
が低レベルになシ例えば＋５ｖの電源から抵抗１２を介
して発光ダイオ−ｒｌｌに電流が流れ該発光ダイオード
１１が点灯してミスアクセスがあったことを表示する。
この表示は、リセットキー１３を押下してフリップフロ
ップ９をリセットすることにより消去される。
ップ９をリセットすることにより消去される。
実機１の命令実行サイクルが例えば第２図に示すように
第１サイクルでオペレーションコードのフェッチ、第２
サイクルで該オペレーションコードのデコード、第３お
よび第４ｖイクルでオブランドデータの入力、そして第
５サイクルでメモリの読み書きが行なわれるものとする
。この場合、タイミングコントロール回路１７から出力
されるフェッチサイクルタイミング信号Ｆ１は同図に示
すように第１サイクルで出力され、サイクルタイミング
信号Ｔ１は各サイクルごとに出′力される。したがって
、前述の発光ダイオード１１によるメモリアクセスエラ
ーの表示は実機１の命令実行サイクルにおいてメモリの
読み書きが行なわれる第５サイクルにおけるサイクルタ
イミング信号Ｔ１の発生時点で行なわれることがわかる
。
第１サイクルでオペレーションコードのフェッチ、第２
サイクルで該オペレーションコードのデコード、第３お
よび第４ｖイクルでオブランドデータの入力、そして第
５サイクルでメモリの読み書きが行なわれるものとする
。この場合、タイミングコントロール回路１７から出力
されるフェッチサイクルタイミング信号Ｆ１は同図に示
すように第１サイクルで出力され、サイクルタイミング
信号Ｔ１は各サイクルごとに出′力される。したがって
、前述の発光ダイオード１１によるメモリアクセスエラ
ーの表示は実機１の命令実行サイクルにおいてメモリの
読み書きが行なわれる第５サイクルにおけるサイクルタ
イミング信号Ｔ１の発生時点で行なわれることがわかる
。
実機１における前述の動作において、実機１のゾロセッ
サ２のアドレスバスを介して出力されたアドレスデータ
はデバッグ装置４のレジスタ１４に入力される。レジス
タ１４は、該アドレス・ぐスからのデータをフェッチサ
イクルタイミング信号Ｆ１の時点で取込むから、該レジ
スタ１４には命令フェッチサイクル時のアドレスが順次
常に記憶されることになる。そして、アンドダート８の
出力が高レベルになってフリップフロップ９がリセット
されるとレジスタ１４の内容が第２レジスタ１５に転送
されて保持される。そして、第２レジスタ１５の内容デ
ータは例えば数字表示器等によって構成される表示器１
６によって表示される。
サ２のアドレスバスを介して出力されたアドレスデータ
はデバッグ装置４のレジスタ１４に入力される。レジス
タ１４は、該アドレス・ぐスからのデータをフェッチサ
イクルタイミング信号Ｆ１の時点で取込むから、該レジ
スタ１４には命令フェッチサイクル時のアドレスが順次
常に記憶されることになる。そして、アンドダート８の
出力が高レベルになってフリップフロップ９がリセット
されるとレジスタ１４の内容が第２レジスタ１５に転送
されて保持される。そして、第２レジスタ１５の内容デ
ータは例えば数字表示器等によって構成される表示器１
６によって表示される。
これによシミスアクセスを行なった命令へのアドレスが
表示器１６に表示され実機１のプログラムのデバッグを
容易にする。すなわち、第２レジスタ１４、第２レジス
タ１５および表示器１６を用いることによシ、メモリア
クセスエラー発生時の命令アドレスが即時に判明するか
ら、プログラム（９） の欠陥が発見されると直ちに該欠陥の原因解かを行なう
ことが可能になりデバッグを極めて効率的に行々うこと
ができる。
表示器１６に表示され実機１のプログラムのデバッグを
容易にする。すなわち、第２レジスタ１４、第２レジス
タ１５および表示器１６を用いることによシ、メモリア
クセスエラー発生時の命令アドレスが即時に判明するか
ら、プログラム（９） の欠陥が発見されると直ちに該欠陥の原因解かを行なう
ことが可能になりデバッグを極めて効率的に行々うこと
ができる。
第１図は、本発明の１実施例に係わるデバッグ装置の構
成を示すブロック回路図、そして第２図は第１図の装置
の動作を説明するためのタイムチャートである。 １・・・実機、２・・・プロセッサ、３・・・メモリ、
４・・・デバッグ装置、５・・・ビットマツプメモリ、
６・・・プロセッサ、７・・・マルチプレクサ、８・・
・アンドケ”−ト、９・・・フリップ７０ツノ、１０・
・・インバータ、１１・・・発光ダイオード、１２・・
・抵抗、１３・・・リセットキー、１４・・・第２レジ
スタ、１５・・・第２レジスタ、１６・・・表示器、１
７・・・タイミングコントロール回路。
成を示すブロック回路図、そして第２図は第１図の装置
の動作を説明するためのタイムチャートである。 １・・・実機、２・・・プロセッサ、３・・・メモリ、
４・・・デバッグ装置、５・・・ビットマツプメモリ、
６・・・プロセッサ、７・・・マルチプレクサ、８・・
・アンドケ”−ト、９・・・フリップ７０ツノ、１０・
・・インバータ、１１・・・発光ダイオード、１２・・
・抵抗、１３・・・リセットキー、１４・・・第２レジ
スタ、１５・・・第２レジスタ、１６・・・表示器、１
７・・・タイミングコントロール回路。
Claims (1)
- 【特許請求の範囲】 １、プロセッサおよびメモリを具備するコンビーータシ
ステムのプログラムデバッグを行なうデバッグ装置であ
って、該デバッグ装置は、該コンピュータシステムのメ
モリのアドレス空間に対応しかつメモリアクセスが禁止
されたアドレスに対応するビットに所定値のデータを記
憶したビットマッグメモリを具備し、該コンピュータシ
ステムの動作によシ該メモリがアクセスされたときアク
セスされたメモリアドレスに対応するアドレスによって
該ビットマツプメモリをアクセスし、該ビットマツプメ
モリから前記所定値のデータが読出された場合にメモリ
アクセスエラーの表示を行なうことを特徴とするデバッ
グ装置。 ２、前記デバッグ装置は、該コンビーータシステムにメ
モリアクセスエラーが発生した場合に実行した命令のア
ドレスを記憶するレジスタおよび（１） 該レジスタの内容を表示する表示装置を有する特許請求
の範囲第１項に記載のデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032896A JPS59160243A (ja) | 1983-03-02 | 1983-03-02 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032896A JPS59160243A (ja) | 1983-03-02 | 1983-03-02 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59160243A true JPS59160243A (ja) | 1984-09-10 |
Family
ID=12371650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032896A Pending JPS59160243A (ja) | 1983-03-02 | 1983-03-02 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160243A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333021A (en) * | 1976-09-08 | 1978-03-28 | Nec Corp | Write protective device for memory |
| JPS545330A (en) * | 1977-06-15 | 1979-01-16 | Hitachi Ltd | Memory protect circuit |
-
1983
- 1983-03-02 JP JP58032896A patent/JPS59160243A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333021A (en) * | 1976-09-08 | 1978-03-28 | Nec Corp | Write protective device for memory |
| JPS545330A (en) * | 1977-06-15 | 1979-01-16 | Hitachi Ltd | Memory protect circuit |
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