JP2000181900A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JP2000181900A JP2000181900A JP10352768A JP35276898A JP2000181900A JP 2000181900 A JP2000181900 A JP 2000181900A JP 10352768 A JP10352768 A JP 10352768A JP 35276898 A JP35276898 A JP 35276898A JP 2000181900 A JP2000181900 A JP 2000181900A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 ＲＯＭ出力データが期待値と１ビットでも不
一致が存在するときは、フリップフロップの出力値は”
１”として保持され続けるため、不良の発生する１番初
めのアドレスしかわからない。 【解決手段】 端子１２に接続されているＬＳＩテスタ
により、端子１２からの出力がすべてのメモリアドレス
について”１”であればマイクロコンピュータは良品と
判定され、１つのメモリアドレスでも”０”であれば不
良品であると判定される。そのため、ＣＰＵ１はそれ自
身でゼロフリップフロップ５の出力値を判定する必要は
ない。ＣＰＵ１でゼロフリップフロップ５の内容を判定
して不一致の処理に分岐するような処理が不要であるた
め、テスト時間の短縮を実現できる。ＬＳＩテスタの設
定で端子１２の出力がテストパターンと一致しなくても
テストを終了しないように設定することで、全メモリ空
間をテストすることができる。
一致が存在するときは、フリップフロップの出力値は”
１”として保持され続けるため、不良の発生する１番初
めのアドレスしかわからない。 【解決手段】 端子１２に接続されているＬＳＩテスタ
により、端子１２からの出力がすべてのメモリアドレス
について”１”であればマイクロコンピュータは良品と
判定され、１つのメモリアドレスでも”０”であれば不
良品であると判定される。そのため、ＣＰＵ１はそれ自
身でゼロフリップフロップ５の出力値を判定する必要は
ない。ＣＰＵ１でゼロフリップフロップ５の内容を判定
して不一致の処理に分岐するような処理が不要であるた
め、テスト時間の短縮を実現できる。ＬＳＩテスタの設
定で端子１２の出力がテストパターンと一致しなくても
テストを終了しないように設定することで、全メモリ空
間をテストすることができる。
Description
【０００１】
【発明の属する技術分野】本発明はシングルチップマイ
クロコンピュータに係り、特に内蔵メモリのテスト機能
を有するシングルチップマイクロコンピュータに関す
る。
クロコンピュータに係り、特に内蔵メモリのテスト機能
を有するシングルチップマイクロコンピュータに関す
る。
【０００２】
【従来の技術】従来より、一般にシングルチップマイク
ロコンピュータの内蔵メモリに格納されているプログラ
ム及びデータを製造後に確認するため、外部より入力す
る期待値とメモリのデータ内容とを比較し、その比較結
果を外部に出力することができるテスト機能を有してい
る。
ロコンピュータの内蔵メモリに格納されているプログラ
ム及びデータを製造後に確認するため、外部より入力す
る期待値とメモリのデータ内容とを比較し、その比較結
果を外部に出力することができるテスト機能を有してい
る。
【０００３】図３は従来のシングルチップマイクロコン
ピュータの一例のブロック図を示す。この従来のシング
ルチップマイクロコンピュータは、特開平９−９７２４
８号公報に記載されているシングルチップマイクロコン
ピュータで、リード・オンリ・メモリ（ＲＯＭ）３１
と、中央処理装置（ＣＰＵ）３２と、ポート３３及び３
４と、テスト指定端子３５及び３６と、フリップフロッ
プ３７と、インバータ４０及びクロックドインバータ４
２と、抵抗４６と、ＮＡＮＤゲート４７と、テスト命令
コード発生回路５６とを有している。
ピュータの一例のブロック図を示す。この従来のシング
ルチップマイクロコンピュータは、特開平９−９７２４
８号公報に記載されているシングルチップマイクロコン
ピュータで、リード・オンリ・メモリ（ＲＯＭ）３１
と、中央処理装置（ＣＰＵ）３２と、ポート３３及び３
４と、テスト指定端子３５及び３６と、フリップフロッ
プ３７と、インバータ４０及びクロックドインバータ４
２と、抵抗４６と、ＮＡＮＤゲート４７と、テスト命令
コード発生回路５６とを有している。
【０００４】ＣＰＵ３２は、プログラムカウンタ４９、
算術論理回路（ＡＬＵ）５０、レジスタ５１及び５２、
命令レジスタ５３、制御回路５４及びゼロフリップフロ
ップ５５から構成されている。ＲＯＭ３１には、プログ
ラムカウンタ４９より出力される値が、アドレスバス３
８を介してアドレスとして入力され、アドレスに対応す
るＲＯＭデータがデータバス３９に出力される。また、
データバス３９にはＡＬＵ５０においてレジスタ５１及
び５２からのデータを演算処理して得られた演算結果も
出力される。
算術論理回路（ＡＬＵ）５０、レジスタ５１及び５２、
命令レジスタ５３、制御回路５４及びゼロフリップフロ
ップ５５から構成されている。ＲＯＭ３１には、プログ
ラムカウンタ４９より出力される値が、アドレスバス３
８を介してアドレスとして入力され、アドレスに対応す
るＲＯＭデータがデータバス３９に出力される。また、
データバス３９にはＡＬＵ５０においてレジスタ５１及
び５２からのデータを演算処理して得られた演算結果も
出力される。
【０００５】例えば、テスト指定端子３５がハイレベル
に設定され、テスト指定端子３６を未接続とした場合の
動作について説明するに、この場合は、ＮＡＮＤゲート
４７の出力がローレベルのため、図４のタイミングチャ
ートに示すように、ポート３３の出力は、不定値または
ハイインピーダンスの状態となり、フリップフロップ３
７の出力値は”１”となり、その値はすべてのＲＯＭア
ドレスに対応するテストが終了するまで、そのまま保持
されている。
に設定され、テスト指定端子３６を未接続とした場合の
動作について説明するに、この場合は、ＮＡＮＤゲート
４７の出力がローレベルのため、図４のタイミングチャ
ートに示すように、ポート３３の出力は、不定値または
ハイインピーダンスの状態となり、フリップフロップ３
７の出力値は”１”となり、その値はすべてのＲＯＭア
ドレスに対応するテストが終了するまで、そのまま保持
されている。
【０００６】従って、図４に示すように、すべてのＲＯ
Ｍ出力データが期待値と一致している場合には、フリッ
プフロップ３７の出力値は常時”０”であり、１ビット
でも不一致が存在するときは、その出力値は”１”とし
て出力される。テスト終了後、テスト指定端子３５をロ
ーレベルとすることにより、クロックドインバータ４２
にインバータ４０を介してハイレベルの信号が入力され
るため、そのときのフリップフロップ３７の出力値がク
ロックドインバータ４２を通してテスト結果判定信号４
８として外部に出力される。
Ｍ出力データが期待値と一致している場合には、フリッ
プフロップ３７の出力値は常時”０”であり、１ビット
でも不一致が存在するときは、その出力値は”１”とし
て出力される。テスト終了後、テスト指定端子３５をロ
ーレベルとすることにより、クロックドインバータ４２
にインバータ４０を介してハイレベルの信号が入力され
るため、そのときのフリップフロップ３７の出力値がク
ロックドインバータ４２を通してテスト結果判定信号４
８として外部に出力される。
【０００７】なお、テスト実行中はテスト指定端子３５
の入力レベルがハイレベルに保持されているため、クロ
ックドインバータ４２がオフとされており、テスト結果
判定信号４８が外部へ出力されることはない。
の入力レベルがハイレベルに保持されているため、クロ
ックドインバータ４２がオフとされており、テスト結果
判定信号４８が外部へ出力されることはない。
【０００８】図５は従来のシングルチップマイクロコン
ピュータの他の例のテスト時のフローチャートを示す。
同図において、まずＢレジスタ（図３のレジスタ５１に
相当）に期待値をセットした後（ステップ６１）、Ａレ
ジスタ（図３のレジスタ５２に相当）にＲＯＭの出力値
を読み込み（ステップ６２）、それらのＢレジスタ及び
Ａレジスタの値をＡＬＵ（図３のＡＬＵ５０に相当）に
より比較し（ステップ６３）、ＡＬＵの演算結果がゼロ
（すなわち、一致）のときにセットされるゼロフリップ
フロップ（図３のゼロフリップフロップ５５に相当）の
出力値が”１”であるかどうか判定する（ステップ６
４）。
ピュータの他の例のテスト時のフローチャートを示す。
同図において、まずＢレジスタ（図３のレジスタ５１に
相当）に期待値をセットした後（ステップ６１）、Ａレ
ジスタ（図３のレジスタ５２に相当）にＲＯＭの出力値
を読み込み（ステップ６２）、それらのＢレジスタ及び
Ａレジスタの値をＡＬＵ（図３のＡＬＵ５０に相当）に
より比較し（ステップ６３）、ＡＬＵの演算結果がゼロ
（すなわち、一致）のときにセットされるゼロフリップ
フロップ（図３のゼロフリップフロップ５５に相当）の
出力値が”１”であるかどうか判定する（ステップ６
４）。
【０００９】ゼロフリップフロップの出力値が”１”で
あるときはＡ、Ｂ両レジスタの値が一致している場合で
あり、このときはＣＰＵは最終アドレスであるかどうか
判定し（ステップ６５）、最終アドレスでないときはメ
モリアドレスをインクリメントして（ステップ６６）、
ステップ６２の処理に戻る。最終アドレスまで上記のス
テップ６２〜６６の処理を繰り返す。
あるときはＡ、Ｂ両レジスタの値が一致している場合で
あり、このときはＣＰＵは最終アドレスであるかどうか
判定し（ステップ６５）、最終アドレスでないときはメ
モリアドレスをインクリメントして（ステップ６６）、
ステップ６２の処理に戻る。最終アドレスまで上記のス
テップ６２〜６６の処理を繰り返す。
【００１０】しかし、どれか１ビットでも不一致が存在
する場合は、プログラムされていた不良時の処理が行わ
れてテスト処理終了となる（ステップ６７、６８）。不
良時の処理とは、例えば、出力端子の値を期待値と違う
値にする等である。これにより、ＬＳＩテスタは不良と
判定する。
する場合は、プログラムされていた不良時の処理が行わ
れてテスト処理終了となる（ステップ６７、６８）。不
良時の処理とは、例えば、出力端子の値を期待値と違う
値にする等である。これにより、ＬＳＩテスタは不良と
判定する。
【００１１】
【発明が解決しようとする課題】しかるに、図３に示し
た従来のは、ＲＯＭ出力データが期待値と１ビットでも
不一致が存在するときは、フリップフロップ３７の出力
値は”１”として保持され続けるため、不良の発生する
１番始めのアドレスしかわからない。
た従来のは、ＲＯＭ出力データが期待値と１ビットでも
不一致が存在するときは、フリップフロップ３７の出力
値は”１”として保持され続けるため、不良の発生する
１番始めのアドレスしかわからない。
【００１２】また、図５に示した従来のシングルチップ
マイクロコンピュータでは、例え良品であっても各アド
レス毎にＣＰＵが判定を行うため、時間がかかる。特に
マイクロコンピュータに搭載されるメモリ容量は、近年
急激に増加する傾向にあり、それに伴いマイクロコンピ
ュータの検査におけるメモリ部の占めるテスト時間が増
大してきている。
マイクロコンピュータでは、例え良品であっても各アド
レス毎にＣＰＵが判定を行うため、時間がかかる。特に
マイクロコンピュータに搭載されるメモリ容量は、近年
急激に増加する傾向にあり、それに伴いマイクロコンピ
ュータの検査におけるメモリ部の占めるテスト時間が増
大してきている。
【００１３】また、不良時には図５のステップ６４、６
７、６８の順でテストが終了するため、最初の不良アド
レス以降のテストができない。よって、不良解析用に不
良解析用のテストプログラムやテストパターンを必要と
するが、量産基地や信頼性部門は不良解析用にシミュレ
ーションしてテストプログラムやテストパターンを作成
する環境を持たない場合が多く、その解析に時間がかか
る場合が多い。
７、６８の順でテストが終了するため、最初の不良アド
レス以降のテストができない。よって、不良解析用に不
良解析用のテストプログラムやテストパターンを必要と
するが、量産基地や信頼性部門は不良解析用にシミュレ
ーションしてテストプログラムやテストパターンを作成
する環境を持たない場合が多く、その解析に時間がかか
る場合が多い。
【００１４】本発明は以上の点に鑑みなされたもので、
テスト時間を短縮し得るシングルチップマイクロコンピ
ュータを提供することを目的とする。
テスト時間を短縮し得るシングルチップマイクロコンピ
ュータを提供することを目的とする。
【００１５】また、本発明の他の目的は、不良の発生す
るアドレスを特定し得るシングルチップマイクロコンピ
ュータを提供することにある。
るアドレスを特定し得るシングルチップマイクロコンピ
ュータを提供することにある。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明はテストプログラムを格納している第１のメ
モリと、データの読み出し、書き込みが可能な第２のメ
モリと、テストモード設定信号を出力してテストモード
に設定する設定回路と、期待値を記憶する第１のレジス
タと、第２のメモリからのデータを格納する第２のレジ
スタと、テストモード設定信号入力により、第１のメモ
リから読み出したテストプログラムを実行し、第２のメ
モリの各メモリアドレスから逐次読み出したデータを第
２のレジスタに読み込み、第１のレジスタからの期待値
と第２のレジスタからのデータとを各メモリアドレスの
データ毎に比較する演算処理手段と、演算処理手段によ
りデータと期待値とが一致か不一致かを示す比較結果に
応じて、逐次セット又はリセットされるゼロフラグ出力
回路と、ゼロフラグ出力回路の出力値をテストモード時
に出力する端子とを有する構成としたものである。ここ
で、本発明において、上記の端子はテストモード時は、
テストパターンが入力されているＬＳＩテスタに接続さ
れることを特徴とする。
め、本発明はテストプログラムを格納している第１のメ
モリと、データの読み出し、書き込みが可能な第２のメ
モリと、テストモード設定信号を出力してテストモード
に設定する設定回路と、期待値を記憶する第１のレジス
タと、第２のメモリからのデータを格納する第２のレジ
スタと、テストモード設定信号入力により、第１のメモ
リから読み出したテストプログラムを実行し、第２のメ
モリの各メモリアドレスから逐次読み出したデータを第
２のレジスタに読み込み、第１のレジスタからの期待値
と第２のレジスタからのデータとを各メモリアドレスの
データ毎に比較する演算処理手段と、演算処理手段によ
りデータと期待値とが一致か不一致かを示す比較結果に
応じて、逐次セット又はリセットされるゼロフラグ出力
回路と、ゼロフラグ出力回路の出力値をテストモード時
に出力する端子とを有する構成としたものである。ここ
で、本発明において、上記の端子はテストモード時は、
テストパターンが入力されているＬＳＩテスタに接続さ
れることを特徴とする。
【００１７】本発明では、端子に出力される値をＬＳＩ
テスタを用いてテストパターンと比較解析することで、
データと期待値が一致しているか否か判定することがで
きるため、演算処理手段がゼロフラグ出力回路の出力値
（ゼロフラグ）の値が”１”か”０”か、すなわちデー
タと期待値が一致しているか否かのマイクロコンピュー
タによる判定処理実行を不要にできる。
テスタを用いてテストパターンと比較解析することで、
データと期待値が一致しているか否か判定することがで
きるため、演算処理手段がゼロフラグ出力回路の出力値
（ゼロフラグ）の値が”１”か”０”か、すなわちデー
タと期待値が一致しているか否かのマイクロコンピュー
タによる判定処理実行を不要にできる。
【００１８】また、上記の端子は、通常動作時に出力デ
ータをラッチする出力ラッチと、テストモード設定信号
がアクティブのときはゼロフラグ出力回路の出力値を選
択し、テストモード設定信号がインアクティブのときは
出力ラッチの出力を選択するセレクタとよりなる出力ポ
ートの、セレクタの出力端子に接続されていることを特
徴とする。この場合は、端子をテストモード専用とせず
に通常モードに使用する端子と共用できるので望まし
い。
ータをラッチする出力ラッチと、テストモード設定信号
がアクティブのときはゼロフラグ出力回路の出力値を選
択し、テストモード設定信号がインアクティブのときは
出力ラッチの出力を選択するセレクタとよりなる出力ポ
ートの、セレクタの出力端子に接続されていることを特
徴とする。この場合は、端子をテストモード専用とせず
に通常モードに使用する端子と共用できるので望まし
い。
【００１９】また、本発明は、テストモード時は端子に
ＬＳＩテスタを接続して、第２のメモリの各メモリアド
レスのデータと期待値との比較結果に応じて、逐次セッ
ト又はリセットされるゼロフラグ出力回路の出力値がテ
ストパターンと一致するか解析し、テストパターンと一
致しなくてもテストを終了せず、第２のメモリのすべて
のメモリアドレスのデータと期待値との比較結果の解析
が終了するまでテストを実行することを特徴とする。こ
の発明では、第２のメモリのすべてのメモリアドレスを
テストすることができる。
ＬＳＩテスタを接続して、第２のメモリの各メモリアド
レスのデータと期待値との比較結果に応じて、逐次セッ
ト又はリセットされるゼロフラグ出力回路の出力値がテ
ストパターンと一致するか解析し、テストパターンと一
致しなくてもテストを終了せず、第２のメモリのすべて
のメモリアドレスのデータと期待値との比較結果の解析
が終了するまでテストを実行することを特徴とする。こ
の発明では、第２のメモリのすべてのメモリアドレスを
テストすることができる。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるシングルチ
ップマイクロコンピュータの一実施の形態のブロック図
を示す。同図に示すように、この実施の形態は、テスト
をソフトウェア処理により実行するＣＰＵ１と、メモリ
６と、出力ポート８と、マイクロコンピュータをテスト
するための設定信号を出力するテストモード設定回路１
１と、出力ポート８に接続された出力端子１２と、テス
ト時のみテストプログラムを読み出すことができるテス
トＲＯＭ１４とより構成されている。ＣＰＵ１とメモリ
６とテストＲＯＭ１４は、バス７を介して接続されてい
る。
て図面と共に説明する。図１は本発明になるシングルチ
ップマイクロコンピュータの一実施の形態のブロック図
を示す。同図に示すように、この実施の形態は、テスト
をソフトウェア処理により実行するＣＰＵ１と、メモリ
６と、出力ポート８と、マイクロコンピュータをテスト
するための設定信号を出力するテストモード設定回路１
１と、出力ポート８に接続された出力端子１２と、テス
ト時のみテストプログラムを読み出すことができるテス
トＲＯＭ１４とより構成されている。ＣＰＵ１とメモリ
６とテストＲＯＭ１４は、バス７を介して接続されてい
る。
【００２１】ＣＰＵ１はＢレジスタ３及びＡレジスタ４
と、これら両レジスタ３及び４からのデータを、テスト
ＲＯＭ１４に格納されている演算命令により演算処理す
る算術論理回路（ＡＬＵ）２と、ＡＬＵ２の演算結果が
ゼロであった時に（一致の比較結果がえられたときに）
セットされるゼロフリップフロップ（ゼロフラグ）５と
を有する構成とされている。Ｂレジスタ３及びＡレジス
タ４には、データバス７を介してメモリ６からのデータ
を書き込むことができるようになされている。なお、上
記のゼロフリップフロップ（ゼロフラグ）５は、ＡＬＵ
２による比較結果が不一致を示すときはリセットされ
る。このゼロフリップフロップ（ゼロフラグ）５のリセ
ットは、セット後であっても行われ、またセットはリセ
ット後であっても行われる。つまり、ＡＬＵ２の比較結
果に応じてその都度セット、又はリセットされる。
と、これら両レジスタ３及び４からのデータを、テスト
ＲＯＭ１４に格納されている演算命令により演算処理す
る算術論理回路（ＡＬＵ）２と、ＡＬＵ２の演算結果が
ゼロであった時に（一致の比較結果がえられたときに）
セットされるゼロフリップフロップ（ゼロフラグ）５と
を有する構成とされている。Ｂレジスタ３及びＡレジス
タ４には、データバス７を介してメモリ６からのデータ
を書き込むことができるようになされている。なお、上
記のゼロフリップフロップ（ゼロフラグ）５は、ＡＬＵ
２による比較結果が不一致を示すときはリセットされ
る。このゼロフリップフロップ（ゼロフラグ）５のリセ
ットは、セット後であっても行われ、またセットはリセ
ット後であっても行われる。つまり、ＡＬＵ２の比較結
果に応じてその都度セット、又はリセットされる。
【００２２】ポート８は、セレクタ９、出力ラッチ１０
よりなる。セレクタ９は、一方の入力端子がゼロフリッ
プフロップ５の出力端子に接続され、他方の入力端子が
出力ラッチ１０の出力端子に接続され、テストモード設
定回路１１から出力されるメモリテストモード信号１３
がアクティブのときは（つまり、テストモードのとき
に）、ゼロフリップフロップ５の出力を選択して端子１
２へ出力し、メモリテストモード信号１３がインアクテ
ィブのときは（つまり、通常使用モードのときに）、出
力ラッチ１０の値を選択して端子１２へ出力するように
切り換える。
よりなる。セレクタ９は、一方の入力端子がゼロフリッ
プフロップ５の出力端子に接続され、他方の入力端子が
出力ラッチ１０の出力端子に接続され、テストモード設
定回路１１から出力されるメモリテストモード信号１３
がアクティブのときは（つまり、テストモードのとき
に）、ゼロフリップフロップ５の出力を選択して端子１
２へ出力し、メモリテストモード信号１３がインアクテ
ィブのときは（つまり、通常使用モードのときに）、出
力ラッチ１０の値を選択して端子１２へ出力するように
切り換える。
【００２３】次に、本実施の形態のテストモード時の動
作について、図２のフローチャートを併せ参照して説明
する。ＣＰＵ１はまず、Ｂレジスタ３に期待値をセット
し（ステップ２１）、Ａレジスタ４にメモリ６の値をデ
ータバス７を介して読み込み（ステップ２２）、ＡＬＵ
２で上記のＢレジスタ３からの期待値とＡレジスタ４か
らのデータとを比較する（ステップ２３）。
作について、図２のフローチャートを併せ参照して説明
する。ＣＰＵ１はまず、Ｂレジスタ３に期待値をセット
し（ステップ２１）、Ａレジスタ４にメモリ６の値をデ
ータバス７を介して読み込み（ステップ２２）、ＡＬＵ
２で上記のＢレジスタ３からの期待値とＡレジスタ４か
らのデータとを比較する（ステップ２３）。
【００２４】比較の結果、Ｂ、Ａ両レジスタ３及び４の
各値が一致していれば、ゼロフリップフロップ５がセッ
トされ、不一致であればリセットされる。ゼロフリップ
フロップ５は、セットにより論理”１”を出力し、リセ
ットにより論理”０”を出力する。続いて、ＣＰＵ１は
メモリ６の最終アドレスのデータ比較が行われたかどう
か判定し（ステップ２４）、最終アドレスでないときは
メモリアドレスをインクリメントした後（ステップ２
５）、前記ステップ２２の処理に戻る。
各値が一致していれば、ゼロフリップフロップ５がセッ
トされ、不一致であればリセットされる。ゼロフリップ
フロップ５は、セットにより論理”１”を出力し、リセ
ットにより論理”０”を出力する。続いて、ＣＰＵ１は
メモリ６の最終アドレスのデータ比較が行われたかどう
か判定し（ステップ２４）、最終アドレスでないときは
メモリアドレスをインクリメントした後（ステップ２
５）、前記ステップ２２の処理に戻る。
【００２５】このようにして、メモリ６の最終アドレス
のデータと期待値との比較結果が得られるまで、上記の
ステップ２３〜２５の動作が繰り返され、メモリアドレ
スをインクリメントしながらメモリ６よりデータバス７
を介してＡレジスタ４に逐次、メモリ６のデータを読み
込み、ＡＬＵ２でＢレジスタ３の期待値と比較する。メ
モリ６の最終アドレスのデータと期待値との比較結果が
得られると、テスト終了となる（ステップ２６）。
のデータと期待値との比較結果が得られるまで、上記の
ステップ２３〜２５の動作が繰り返され、メモリアドレ
スをインクリメントしながらメモリ６よりデータバス７
を介してＡレジスタ４に逐次、メモリ６のデータを読み
込み、ＡＬＵ２でＢレジスタ３の期待値と比較する。メ
モリ６の最終アドレスのデータと期待値との比較結果が
得られると、テスト終了となる（ステップ２６）。
【００２６】このテストは、テストＲＯＭ１４に格納さ
れているテストプラグラムを、ＣＰＵ１が実行すること
で行われる。このとき、マイクロコンピュータは、テス
トモード設定回路１１の出力テストモード設定信号によ
りメモリテストモードに設定され、端子１２にＬＳＩテ
スタを接続してテストが行われる。このＬＳＩテスタに
は端子１２からの出力が”１”であることが期待される
テストパターンが入力されており、ＬＳＩテスタによ
り、端子１２からの出力がすべてのメモリアドレスにつ
いて”１”であればマイクロコンピュータは良品と判定
され、１つのメモリアドレスでも”０”であれば不良品
であると判定される。
れているテストプラグラムを、ＣＰＵ１が実行すること
で行われる。このとき、マイクロコンピュータは、テス
トモード設定回路１１の出力テストモード設定信号によ
りメモリテストモードに設定され、端子１２にＬＳＩテ
スタを接続してテストが行われる。このＬＳＩテスタに
は端子１２からの出力が”１”であることが期待される
テストパターンが入力されており、ＬＳＩテスタによ
り、端子１２からの出力がすべてのメモリアドレスにつ
いて”１”であればマイクロコンピュータは良品と判定
され、１つのメモリアドレスでも”０”であれば不良品
であると判定される。
【００２７】そのため、ＣＰＵ１はそれ自身でゼロフリ
ップフロップ５の出力値を判定する必要はない。ここで
いうテストパターンとは、マイクロコンピュータがテス
トプログラムを正常に実行した際の端子の状態が記録さ
れているものである。このように、この実施の形態に係
るマイクロコンピュータのテストにおいては、ＬＳＩテ
スタで実際のマイクロコンピュータの端子１２の状態
と、このテストパターンの内容を比較して一致していれ
ば良品、一致していなければ不良品と判定する。また、
解析時にはＬＳＩテスタの設定で端子１２の出力がテス
トパターンと一致しなくてもテストを終了しないように
設定することは容易であり、そのように設定することで
全メモリ空間をテストすることができる。
ップフロップ５の出力値を判定する必要はない。ここで
いうテストパターンとは、マイクロコンピュータがテス
トプログラムを正常に実行した際の端子の状態が記録さ
れているものである。このように、この実施の形態に係
るマイクロコンピュータのテストにおいては、ＬＳＩテ
スタで実際のマイクロコンピュータの端子１２の状態
と、このテストパターンの内容を比較して一致していれ
ば良品、一致していなければ不良品と判定する。また、
解析時にはＬＳＩテスタの設定で端子１２の出力がテス
トパターンと一致しなくてもテストを終了しないように
設定することは容易であり、そのように設定することで
全メモリ空間をテストすることができる。
【００２８】従って、この実施の形態では、ＣＰＵ１で
ゼロフリップフロップ５の内容を判定して不一致の処理
に分岐するような処理が不要であるため、テスト時間の
短縮を実現できる。メモリ６のテストで一般的に行われ
ているマーチングのテストを例にとると１アドレスに対
して最低でも５回の期待値との比較が必要である。その
ため、ＣＰＵ１にて図５のステップ６４の判定を行わな
ければならない場合、例えば、判定命令をＣＰＵ１が実
行するのに３サイクル、１サイクルの実行に１μｓかか
るとし、メモリ６の記憶容量を１６ｋＢｙｔｅとする
と、０．２５ｍｓ（＝１μｓ×３サイクル×１６×１０
２４×５）かかる。これに対して、この実施の形態で
は、この時間分だけテスト時間を短縮できることにな
る。
ゼロフリップフロップ５の内容を判定して不一致の処理
に分岐するような処理が不要であるため、テスト時間の
短縮を実現できる。メモリ６のテストで一般的に行われ
ているマーチングのテストを例にとると１アドレスに対
して最低でも５回の期待値との比較が必要である。その
ため、ＣＰＵ１にて図５のステップ６４の判定を行わな
ければならない場合、例えば、判定命令をＣＰＵ１が実
行するのに３サイクル、１サイクルの実行に１μｓかか
るとし、メモリ６の記憶容量を１６ｋＢｙｔｅとする
と、０．２５ｍｓ（＝１μｓ×３サイクル×１６×１０
２４×５）かかる。これに対して、この実施の形態で
は、この時間分だけテスト時間を短縮できることにな
る。
【００２９】また、図２に示したように、不一致時と一
致時でテストフローが変わらないことから不良アドレス
があっても、そのまま全アドレステストが可能である。
更に、端子１２の状態とパターン数を数えることで全不
良アドレスを知ることができ、アドレス依存性の不良か
どうか容易に判断できる。
致時でテストフローが変わらないことから不良アドレス
があっても、そのまま全アドレステストが可能である。
更に、端子１２の状態とパターン数を数えることで全不
良アドレスを知ることができ、アドレス依存性の不良か
どうか容易に判断できる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
演算処理手段がゼロフラグ出力回路の出力値（ゼロフラ
グ）の値が”１”か”０”か、すなわちデータと期待値
が一致しているか否かのマイクロコンピュータによる判
定処理実行を不要にできるため、この判定処理実行サイ
クル分パターンを削減でき、テスト時間を短縮でき、特
にメモリ容量が急激に増加する傾向にある近年のマイク
ロコンピュータのメモリのテスト時間を効率良くテスト
することができる。
演算処理手段がゼロフラグ出力回路の出力値（ゼロフラ
グ）の値が”１”か”０”か、すなわちデータと期待値
が一致しているか否かのマイクロコンピュータによる判
定処理実行を不要にできるため、この判定処理実行サイ
クル分パターンを削減でき、テスト時間を短縮でき、特
にメモリ容量が急激に増加する傾向にある近年のマイク
ロコンピュータのメモリのテスト時間を効率良くテスト
することができる。
【００３１】また、本発明によれば、テストモード時は
端子にＬＳＩテスタを接続して、第２のメモリの各メモ
リアドレスのデータと期待値との比較結果に応じて、逐
次セット又はリセットされるゼロフラグ出力回路の出力
値がテストパターンと一致するか解析し、テストパター
ンと一致しなくてもテストを終了せず、第２のメモリの
すべてのメモリアドレスのデータと期待値との比較結果
の解析が終了するまでテストを実行するようにしたた
め、第２のメモリのすべてのメモリアドレスをテストす
ることができ、これにより、不良解析においてアドレス
依存の不良を容易に発見することができる。
端子にＬＳＩテスタを接続して、第２のメモリの各メモ
リアドレスのデータと期待値との比較結果に応じて、逐
次セット又はリセットされるゼロフラグ出力回路の出力
値がテストパターンと一致するか解析し、テストパター
ンと一致しなくてもテストを終了せず、第２のメモリの
すべてのメモリアドレスのデータと期待値との比較結果
の解析が終了するまでテストを実行するようにしたた
め、第２のメモリのすべてのメモリアドレスをテストす
ることができ、これにより、不良解析においてアドレス
依存の不良を容易に発見することができる。
【図１】本発明の一実施の形態のブロック図である。
【図２】図１のテスト動作説明用フローチャートであ
る。
る。
【図３】従来の一例のブロック図である。
【図４】図３の動作説明用タイミングチャートである。
【図５】従来の他の例のテスト動作説明用タイミングチ
ャートである。
ャートである。
１ 中央処理装置（ＣＰＵ） ２ 算術論理回路ゅょ ３ Ｂレジスタ ４ Ａレジスタ ５ ゼロフリップフロップ ６ メモリ ７ データバス ８ 出力ポート ９ セレクタ １０ 出力ラッチ １１ テストモード設定回路 １２ 端子 １４ テストＲＯＭ
フロントページの続き Ｆターム(参考） 5B018 GA03 JA04 JA12 JA22 NA04 NA08 PA03 QA13 RA11 RA12 RA13 5B048 AA12 BB01 CC02 DD01 DD10 FF01 5B062 AA10 CC01 DD05 EE02 EE06 JJ05
Claims (6)
- 【請求項１】 テストプログラムを格納している第１の
メモリと、 データの読み出し、書き込みが可能な第２のメモリと、 テストモード設定信号を出力してテストモードに設定す
る設定回路と、 期待値を記憶する第１のレジスタと、 前記第２のメモリからのデータを格納する第２のレジス
タと、 前記テストモード設定信号入力により、前記第１のメモ
リから読み出した前記テストプログラムを実行し、前記
第２のメモリの各メモリアドレスから逐次読み出したデ
ータを前記第２のレジスタに読み込み、前記第１のレジ
スタからの期待値と前記第２のレジスタからのデータと
を各メモリアドレスのデータ毎に比較する演算処理手段
と、 前記演算処理手段により前記データと前記期待値とが一
致か不一致かを示す比較結果に応じて、逐次セット又は
リセットされるゼロフラグ出力回路と、 前記ゼロフラグ出力回路の出力値をテストモード時に出
力する端子とを有することを特徴とするシングルチップ
マイクロコンピュータ。 - 【請求項２】 前記端子はテストモード時は、テストパ
ターンが入力されているＬＳＩテスタに接続されること
を特徴とする請求項１記載のシングルチップマイクロコ
ンピュータ。 - 【請求項３】 前記端子は、通常動作時に出力データを
ラッチする出力ラッチと、前記テストモード設定信号が
アクティブのときは前記ゼロフラグ出力回路の出力値を
選択し、該テストモード設定信号がインアクティブのと
きは前記出力ラッチの出力を選択するセレクタとよりな
る出力ポートの、該セレクタの出力端子に接続されてい
ることを特徴とする請求項１記載のシングルチップマイ
クロコンピュータ。 - 【請求項４】 前記第１のレジスタ、第２のレジスタ、
演算処理手段及びゼロフラグ出力回路は、前記第１及び
第のメモリにバスを介して接続されている中央処理装置
を構成していることを特徴とする請求項１記載のシング
ルチップマイクロコンピュータ。 - 【請求項５】 テストモード時は前記端子にＬＳＩテス
タを接続して、前記第２のメモリの各メモリアドレスの
データと前記期待値との比較結果に応じて、逐次セット
又はリセットされるゼロフラグ出力回路の出力値がテス
トパターンと一致するか解析し、該テストパターンと一
致しなくてもテストを終了せず、前記第２のメモリのす
べてのメモリアドレスのデータと前記期待値との比較結
果の解析が終了するまでテストを実行することを特徴と
する請求項１記載のシングルチップマイクロコンピュー
タ。 - 【請求項６】 テストモード時は前記端子にＬＳＩテス
タを接続して、前記第２のメモリの各メモリアドレスの
データと前記期待値との比較結果に応じて、逐次セット
又はリセットされるゼロフラグ出力回路の出力値がテス
トパターンと一致するか解析し、該テストパターンと一
致しない出力値が前記ゼロフラグ出力回路から出力され
た時点でテストを終了することを特徴とする請求項１記
載のシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10352768A JP2000181900A (ja) | 1998-12-11 | 1998-12-11 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10352768A JP2000181900A (ja) | 1998-12-11 | 1998-12-11 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000181900A true JP2000181900A (ja) | 2000-06-30 |
Family
ID=18426315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10352768A Pending JP2000181900A (ja) | 1998-12-11 | 1998-12-11 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000181900A (ja) |
-
1998
- 1998-12-11 JP JP10352768A patent/JP2000181900A/ja active Pending
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