JPH1165884A - マイクロコンピュータ及びそのデバッグ方法 - Google Patents
マイクロコンピュータ及びそのデバッグ方法Info
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- JPH1165884A JPH1165884A JP9228564A JP22856497A JPH1165884A JP H1165884 A JPH1165884 A JP H1165884A JP 9228564 A JP9228564 A JP 9228564A JP 22856497 A JP22856497 A JP 22856497A JP H1165884 A JPH1165884 A JP H1165884A
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- Japan
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- program
- debugging
- microcomputer
- cpu
- flash rom
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Abstract
(57)【要約】
【課題】 プリント基板に実装された状態でのデバッグ
を可能にし、インサーキットエミュレータを用いること
なく、安価な手段でデバッグすることが可能なマイクロ
コンピュータを提供する。 【解決手段】 ＣＰＵと、ＣＰＵで実行するプログラム
が書き換え可能に格納されるフラッシュＲＯＭとを有す
るマイクロコンピュータにおいて、フラッシュＲＯＭに
格納されたプログラムをデバッグするためのデバッグプ
ログラムが格納されたメモリと、デバッグ時に、ＣＰＵ
にデバッグプログラムを実行させる切換回路とを有する
構成とする。
を可能にし、インサーキットエミュレータを用いること
なく、安価な手段でデバッグすることが可能なマイクロ
コンピュータを提供する。 【解決手段】 ＣＰＵと、ＣＰＵで実行するプログラム
が書き換え可能に格納されるフラッシュＲＯＭとを有す
るマイクロコンピュータにおいて、フラッシュＲＯＭに
格納されたプログラムをデバッグするためのデバッグプ
ログラムが格納されたメモリと、デバッグ時に、ＣＰＵ
にデバッグプログラムを実行させる切換回路とを有する
構成とする。
Description
【０００１】
【発明の属する技術分野】本発明はプリント基板に実装
された状態で、内蔵するフラッシュＲＯＭに格納された
プログラムをデバッグすることができるマイクロコンピ
ュータに関するものである。
された状態で、内蔵するフラッシュＲＯＭに格納された
プログラムをデバッグすることができるマイクロコンピ
ュータに関するものである。
【０００２】
【従来の技術】フラッシュＲＯＭを内蔵したマイクロコ
ンピュータはプリント基板に実装された状態でフラッシ
ュＲＯＭの内容を書き換えることができる。
ンピュータはプリント基板に実装された状態でフラッシ
ュＲＯＭの内容を書き換えることができる。
【０００３】すなわち、フラッシュＲＯＭを内蔵したマ
イクロコンピュータは、フラッシュＲＯＭに対してプロ
グラムの書き込み／読み出し処理を行うフラッシュ制御
回路と、フラッシュＲＯＭに対する書き込み／読み出し
処理用のプログラムが格納されたフラッシュ制御ＲＯＭ
とを備え、フラッシュＲＯＭの書き換え時、ＣＰＵはフ
ラッシュ制御ＲＯＭに格納されたプログラムにしたが
い、フラッシュ制御回路を用いてフラッシュＲＯＭに対
するプログラムの書き込み／読み出し処理を行う。
イクロコンピュータは、フラッシュＲＯＭに対してプロ
グラムの書き込み／読み出し処理を行うフラッシュ制御
回路と、フラッシュＲＯＭに対する書き込み／読み出し
処理用のプログラムが格納されたフラッシュ制御ＲＯＭ
とを備え、フラッシュＲＯＭの書き換え時、ＣＰＵはフ
ラッシュ制御ＲＯＭに格納されたプログラムにしたが
い、フラッシュ制御回路を用いてフラッシュＲＯＭに対
するプログラムの書き込み／読み出し処理を行う。
【０００４】図８は従来のマイクロコンピュータの構成
を示すブロック図である。
を示すブロック図である。
【０００５】図８において、従来のマイクロコンピュー
タ１０１は、外部機器とデータの授受を行うシリアル通
信回路１０２と、プログラムにしたがって演算処理や制
御を行うＣＰＵ１０３と、データを一時的に保持するＲ
ＡＭ１０４と、データを転送するための内部バス１０５
と、プログラムを書き換え可能に保持するフラッシュＲ
ＯＭ１０７と、フラッシュＲＯＭ１０７に対するプログ
ラムの書き込み／読み出し処理を行うフラッシュ制御回
路１０６と、フラッシュＲＯＭ１０７に対する書き込み
／読み出し処理を行うためのプログラムが格納されたフ
ラッシュ制御ＲＯＭ１０８と、フラッシュＲＯＭ１０７
及びフラッシュ制御ＲＯＭ１０８に格納されたプログラ
ムの一方をＣＰＵ１０３に実行させる切換回路１０９と
を有している。
タ１０１は、外部機器とデータの授受を行うシリアル通
信回路１０２と、プログラムにしたがって演算処理や制
御を行うＣＰＵ１０３と、データを一時的に保持するＲ
ＡＭ１０４と、データを転送するための内部バス１０５
と、プログラムを書き換え可能に保持するフラッシュＲ
ＯＭ１０７と、フラッシュＲＯＭ１０７に対するプログ
ラムの書き込み／読み出し処理を行うフラッシュ制御回
路１０６と、フラッシュＲＯＭ１０７に対する書き込み
／読み出し処理を行うためのプログラムが格納されたフ
ラッシュ制御ＲＯＭ１０８と、フラッシュＲＯＭ１０７
及びフラッシュ制御ＲＯＭ１０８に格納されたプログラ
ムの一方をＣＰＵ１０３に実行させる切換回路１０９と
を有している。
【０００６】このような構成において、まず、フラッシ
ュＲＯＭ１０７に対してプログラムの書き込み／読み出
し処理を行う場合、切換回路１０９に第１の切換信号Ｃ
Ｓ１として高電圧を入力し、第２の切換信号ＣＳ２とし
てアクティブレベル（例えばＬレベル）の信号を入力す
る(以下、この状態をフラッシュモードと称す)。
ュＲＯＭ１０７に対してプログラムの書き込み／読み出
し処理を行う場合、切換回路１０９に第１の切換信号Ｃ
Ｓ１として高電圧を入力し、第２の切換信号ＣＳ２とし
てアクティブレベル（例えばＬレベル）の信号を入力す
る(以下、この状態をフラッシュモードと称す)。
【０００７】このとき、切換回路１０９によってフラッ
シュ制御ＲＯＭ１０８が選択され、ＣＰＵ１０３はフラ
ッシュ制御ＲＯＭ１０８に格納されたプログラムにした
がって、フラッシ制御回路１０６を用いてフラッシュＲ
ＯＭ１０７に対する書き込み／読み出し処理を行う。
シュ制御ＲＯＭ１０８が選択され、ＣＰＵ１０３はフラ
ッシュ制御ＲＯＭ１０８に格納されたプログラムにした
がって、フラッシ制御回路１０６を用いてフラッシュＲ
ＯＭ１０７に対する書き込み／読み出し処理を行う。
【０００８】ここで、外部機器からアドレス、データ、
及びリードライト情報が送信され、シリアル通信回路１
０２でそれらの情報を受信すると、ＣＰＵ１０３は受信
したリードライト情報がフラッシュＲＯＭ１０７に対す
る書き込み要求であるか、または読み出し要求であるか
を判断する。リードライト情報が書き込み要求の場合、
ＣＰＵ１０３はフラッシュＲＯＭ１０７の指定されたア
ドレスにデータまたは命令コードを書き込む。また、読
み出し要求の場合はフラッシュＲＯＭ７の指定されたア
ドレスのデータまたは命令コードを内部バス１０５を介
してシリアル通信回路１０２に転送し、シリアル通信回
路１０２は受け取ったデータまたは命令コードを外部機
器へ出力する。
及びリードライト情報が送信され、シリアル通信回路１
０２でそれらの情報を受信すると、ＣＰＵ１０３は受信
したリードライト情報がフラッシュＲＯＭ１０７に対す
る書き込み要求であるか、または読み出し要求であるか
を判断する。リードライト情報が書き込み要求の場合、
ＣＰＵ１０３はフラッシュＲＯＭ１０７の指定されたア
ドレスにデータまたは命令コードを書き込む。また、読
み出し要求の場合はフラッシュＲＯＭ７の指定されたア
ドレスのデータまたは命令コードを内部バス１０５を介
してシリアル通信回路１０２に転送し、シリアル通信回
路１０２は受け取ったデータまたは命令コードを外部機
器へ出力する。
【０００９】一方、ＣＰＵ１０３にフラッシュＲＯＭ１
０７に格納されたプログラムを実行させる場合、切換回
路１０９に第１の切換信号ＣＳ１として非アクティブレ
ベル（例えばＨレベル）の信号を入力し、第２の切換信
号ＣＳ２として非アクティブレベル（例えばＨレベル）
の信号を入力する(以下、この状態を実行モードと称
す)。
０７に格納されたプログラムを実行させる場合、切換回
路１０９に第１の切換信号ＣＳ１として非アクティブレ
ベル（例えばＨレベル）の信号を入力し、第２の切換信
号ＣＳ２として非アクティブレベル（例えばＨレベル）
の信号を入力する(以下、この状態を実行モードと称
す)。
【００１０】このとき、ＣＰＵ１０３はフラッシュＲＯ
Ｍ１０７に格納されたプログラムにしたがって処理を行
う。
Ｍ１０７に格納されたプログラムにしたがって処理を行
う。
【００１１】
【発明が解決しようとする課題】しかしながら上記した
ような従来のマイクロコンピュータでは、フラッシュＲ
ＯＭに格納されたプログラムをデバッグするためには、
プリント基板にマイクロコンピュータを実装しない状態
で、インサーキットエミュレータを用いる必要があっ
た。
ような従来のマイクロコンピュータでは、フラッシュＲ
ＯＭに格納されたプログラムをデバッグするためには、
プリント基板にマイクロコンピュータを実装しない状態
で、インサーキットエミュレータを用いる必要があっ
た。
【００１２】インサーキットエミュレータは非常に高価
であり、マイクロコンピュータとインサーキットエミュ
レータの動作に違いがあることからデバッグに多大な時
間がかかる。したがって、開発期間が決められた製品で
はデバッグ期間を十分に確保できないという問題があっ
た。
であり、マイクロコンピュータとインサーキットエミュ
レータの動作に違いがあることからデバッグに多大な時
間がかかる。したがって、開発期間が決められた製品で
はデバッグ期間を十分に確保できないという問題があっ
た。
【００１３】また、マイクロコンピュータをプリント基
板に実装した後にプログラムの不良が発見されると、そ
の修正のために製品をプリント基板から取り外す必要が
あり、製品数が多い場合に多大な工数とコストがかかっ
てしまう。
板に実装した後にプログラムの不良が発見されると、そ
の修正のために製品をプリント基板から取り外す必要が
あり、製品数が多い場合に多大な工数とコストがかかっ
てしまう。
【００１４】そこで、プリント基板に実装された状態で
デバッグを行う方法として、マイクロコンピュータにイ
ンサーキットエミュレータと同様の機能を持たせる手法
が考えられる。しかしながら、通常、インサーキットエ
ミュレータと同様の機能を持たせるためには数万〜数十
万ゲート規模の回路が必要になるため、ピン数の増加や
価格が増大し、採用することが難しい。
デバッグを行う方法として、マイクロコンピュータにイ
ンサーキットエミュレータと同様の機能を持たせる手法
が考えられる。しかしながら、通常、インサーキットエ
ミュレータと同様の機能を持たせるためには数万〜数十
万ゲート規模の回路が必要になるため、ピン数の増加や
価格が増大し、採用することが難しい。
【００１５】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、プリン
ト基板に実装された状態でのデバッグを可能にし、イン
サーキットエミュレータを用いることなく、安価な手段
でデバッグすることが可能なマイクロコンピュータを提
供することを目的とする。
る問題点を解決するためになされたものであり、プリン
ト基板に実装された状態でのデバッグを可能にし、イン
サーキットエミュレータを用いることなく、安価な手段
でデバッグすることが可能なマイクロコンピュータを提
供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
本発明のマイクロコンピュータは、ＣＰＵと、前記ＣＰ
Ｕで実行するプログラムが書き換え可能に格納されるフ
ラッシュＲＯＭと、を有するマイクロコンピュータにお
いて、前記フラッシュＲＯＭに格納されたプログラムを
デバッグするためのデバッグプログラムが格納されたメ
モリと、前記デバッグ時に、前記ＣＰＵに前記デバッグ
プログラムを実行させる切換回路と、を有することを特
徴とする。
本発明のマイクロコンピュータは、ＣＰＵと、前記ＣＰ
Ｕで実行するプログラムが書き換え可能に格納されるフ
ラッシュＲＯＭと、を有するマイクロコンピュータにお
いて、前記フラッシュＲＯＭに格納されたプログラムを
デバッグするためのデバッグプログラムが格納されたメ
モリと、前記デバッグ時に、前記ＣＰＵに前記デバッグ
プログラムを実行させる切換回路と、を有することを特
徴とする。
【００１７】このとき、プログラムの書き換え時及びデ
バッグ時で兼用される、外部機器とデータの授受を行う
通信回路を有していてもよく、通信回路はシリアルデー
タの授受を行ってもよい。
バッグ時で兼用される、外部機器とデータの授受を行う
通信回路を有していてもよく、通信回路はシリアルデー
タの授受を行ってもよい。
【００１８】また、本発明のマイクロコンピュータのデ
バッグ方法は、ＣＰＵと、前記ＣＰＵで実行するプログ
ラムが書き換え可能に格納されるフラッシュＲＯＭと、
を有するマイクロコンピュータの、前記プログラムのデ
バッグを行うためのコンピュータのデバッグ方法におい
て、予め、前記フラッシュＲＯＭに格納されたプログラ
ムをデバッグするためのデバッグプログラムをメモリに
格納しておき、前記デバッグ時に、前記ＣＰＵに前記デ
バッグプログラムを実行させることを特徴とする。
バッグ方法は、ＣＰＵと、前記ＣＰＵで実行するプログ
ラムが書き換え可能に格納されるフラッシュＲＯＭと、
を有するマイクロコンピュータの、前記プログラムのデ
バッグを行うためのコンピュータのデバッグ方法におい
て、予め、前記フラッシュＲＯＭに格納されたプログラ
ムをデバッグするためのデバッグプログラムをメモリに
格納しておき、前記デバッグ時に、前記ＣＰＵに前記デ
バッグプログラムを実行させることを特徴とする。
【００１９】このとき、外部機器とデータの授受を行う
通信回路を、プログラムの書き換え時及びデバッグ時で
兼用してもよく、通信回路はシリアルデータの授受を行
ってもよい。
通信回路を、プログラムの書き換え時及びデバッグ時で
兼用してもよく、通信回路はシリアルデータの授受を行
ってもよい。
【００２０】上記のように構成されたマイクロコンピュ
ータは、フラッシュＲＯＭに格納されたプログラムをデ
バッグするためのデバッグプログラムが格納されたメモ
リを有することで、インサーキットエミュレータを用い
る必要がなく、プリント基板に実装された状態でフラッ
シュＲＯＭに格納されたプログラムをデバッグすること
ができる。
ータは、フラッシュＲＯＭに格納されたプログラムをデ
バッグするためのデバッグプログラムが格納されたメモ
リを有することで、インサーキットエミュレータを用い
る必要がなく、プリント基板に実装された状態でフラッ
シュＲＯＭに格納されたプログラムをデバッグすること
ができる。
【００２１】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２２】図１は本発明のマイクロコンピュータの構
成を示すブロック図である。
成を示すブロック図である。
【００２３】図１において、本発明のマイクロコンピュ
ータ１は、外部機器とデータの授受を行うシリアル通信
回路２と、プログラムにしたがって演算処理や制御を行
うＣＰＵ３と、データを一時的に保持するＲＡＭ４と、
データを転送するための内部バス５と、プログラムを書
き換え可能に保持するフラッシュＲＯＭ７と、フラッシ
ュＲＯＭ７に対するプログラムの書き込み／読み出し処
理を行うフラッシュ制御回路６と、フラッシュＲＯＭ７
に対する書き込み／読み出し処理を行うためのプログラ
ムが格納されたフラッシュ制御ＲＯＭ８と、フラッシュ
ＲＯＭ７に格納されたプログラムをデバッグするための
デバッグプログラムが格納されたデバッグ制御ＲＯＭ１
０と、フラッシュＲＯＭ７、フラッシュ制御ＲＯＭ８、
及びデバッグ制御ＲＯＭ１０に格納されたプログラムの
いずれかをＣＰＵ３に実行させる切換回路９とを有して
いる。
ータ１は、外部機器とデータの授受を行うシリアル通信
回路２と、プログラムにしたがって演算処理や制御を行
うＣＰＵ３と、データを一時的に保持するＲＡＭ４と、
データを転送するための内部バス５と、プログラムを書
き換え可能に保持するフラッシュＲＯＭ７と、フラッシ
ュＲＯＭ７に対するプログラムの書き込み／読み出し処
理を行うフラッシュ制御回路６と、フラッシュＲＯＭ７
に対する書き込み／読み出し処理を行うためのプログラ
ムが格納されたフラッシュ制御ＲＯＭ８と、フラッシュ
ＲＯＭ７に格納されたプログラムをデバッグするための
デバッグプログラムが格納されたデバッグ制御ＲＯＭ１
０と、フラッシュＲＯＭ７、フラッシュ制御ＲＯＭ８、
及びデバッグ制御ＲＯＭ１０に格納されたプログラムの
いずれかをＣＰＵ３に実行させる切換回路９とを有して
いる。
【００２４】なお、デバッグ制御ＲＯＭ１０には、ＣＰ
Ｕ３にフラッシュＲＯＭ７に格納されたプログラムを実
行させるプログラム実行処理、プログラムを１ステップ
づつ実行させるステップ実行処理、プログラムの実行を
一時的に停止させるブレーク処理、レジスタ（ＲＡＭ４
の所定の記憶領域）に対するデータの書き込み／読み出
し処理、及びメモリ（ＲＡＭ４）に対するデータの書き
込み／読み出し処理等のプログラムが格納されている。
Ｕ３にフラッシュＲＯＭ７に格納されたプログラムを実
行させるプログラム実行処理、プログラムを１ステップ
づつ実行させるステップ実行処理、プログラムの実行を
一時的に停止させるブレーク処理、レジスタ（ＲＡＭ４
の所定の記憶領域）に対するデータの書き込み／読み出
し処理、及びメモリ（ＲＡＭ４）に対するデータの書き
込み／読み出し処理等のプログラムが格納されている。
【００２５】このような構成において、まず、フラッシ
ュＲＯＭ７に対してプログラムの書き込み／読み出し処
理を行う場合、切換回路９に第１の切換信号ＣＳ１とし
て高電圧を入力し、第２の切換信号ＣＳ２としてアクテ
ィブレベル（例えばＬレベル）の信号を入力し、マイク
ロコンピュータ１をフラッシュモードに設定する。
ュＲＯＭ７に対してプログラムの書き込み／読み出し処
理を行う場合、切換回路９に第１の切換信号ＣＳ１とし
て高電圧を入力し、第２の切換信号ＣＳ２としてアクテ
ィブレベル（例えばＬレベル）の信号を入力し、マイク
ロコンピュータ１をフラッシュモードに設定する。
【００２６】このとき、切換回路９によってフラッシュ
制御ＲＯＭ８及びデバッグ制御ＲＯＭ１０が選択され、
ＣＰＵ３はフラッシュ制御ＲＯＭ８及びデバッグ制御Ｒ
ＯＭ１０に格納されたプログラムにしたがい、フラッシ
制御回路６を用いてフラッシュＲＯＭ７に対するデータ
の書き込み／読み出し処理を行う。
制御ＲＯＭ８及びデバッグ制御ＲＯＭ１０が選択され、
ＣＰＵ３はフラッシュ制御ＲＯＭ８及びデバッグ制御Ｒ
ＯＭ１０に格納されたプログラムにしたがい、フラッシ
制御回路６を用いてフラッシュＲＯＭ７に対するデータ
の書き込み／読み出し処理を行う。
【００２７】このような状態で外部機器からアドレス、
データ、及びリードライト情報が送信され、シリアル通
信回路２でそれらの情報を受信すると、ＣＰＵ３は受信
したリードライト情報がフラッシュＲＯＭ７に対するデ
ータの書き込み要求であるか、または読み出し要求であ
るかを判断する。リードライト情報が書き込み要求の場
合、ＣＰＵ３はフラッシュＲＯＭ７の指定されたアドレ
スにデータまたは命令コードを書き込む。また、読み出
し要求の場合はフラッシュＲＯＭ７の指定されたアドレ
スのデータまたは命令コードを内部バス５を介してシリ
アル通信回路２に転送し、シリアル通信回路２は受け取
ったデータまたは命令コードを外部機器へ出力する。
データ、及びリードライト情報が送信され、シリアル通
信回路２でそれらの情報を受信すると、ＣＰＵ３は受信
したリードライト情報がフラッシュＲＯＭ７に対するデ
ータの書き込み要求であるか、または読み出し要求であ
るかを判断する。リードライト情報が書き込み要求の場
合、ＣＰＵ３はフラッシュＲＯＭ７の指定されたアドレ
スにデータまたは命令コードを書き込む。また、読み出
し要求の場合はフラッシュＲＯＭ７の指定されたアドレ
スのデータまたは命令コードを内部バス５を介してシリ
アル通信回路２に転送し、シリアル通信回路２は受け取
ったデータまたは命令コードを外部機器へ出力する。
【００２８】一方、ＣＰＵ３にフラッシュＲＯＭ７に格
納されたプログラムを実行させる場合、切換回路９に第
１の切換信号ＣＳ１として非アクティブレベル（例えば
Ｈレベル）の信号を入力し、第２の切換信号ＣＳ２とし
て非アクティブレベル（例えばＨレベル）の信号を入力
し、マイクロコンピュータ１を実行モードに設定する。
納されたプログラムを実行させる場合、切換回路９に第
１の切換信号ＣＳ１として非アクティブレベル（例えば
Ｈレベル）の信号を入力し、第２の切換信号ＣＳ２とし
て非アクティブレベル（例えばＨレベル）の信号を入力
し、マイクロコンピュータ１を実行モードに設定する。
【００２９】このとき、ＣＰＵ３はフラッシュＲＯＭ７
に格納されたプログラムにしたがって処理を行う。
に格納されたプログラムにしたがって処理を行う。
【００３０】次に、本発明のマイクロコンピュータのデ
バッグ処理の内容について図２〜図７を用いて説明す
る。
バッグ処理の内容について図２〜図７を用いて説明す
る。
【００３１】上述したように、デバッグ処理には、フラ
ッシュＲＯＭ７に格納されたプログラムの実行処理、ス
テップ実行処理、ブレーク処理、レジスタに対する書き
込み／読み出し処理、及びメモリに対する書き込み／読
み出し処理等がある。
ッシュＲＯＭ７に格納されたプログラムの実行処理、ス
テップ実行処理、ブレーク処理、レジスタに対する書き
込み／読み出し処理、及びメモリに対する書き込み／読
み出し処理等がある。
【００３２】図２はブレークポイントの設定手順を示す
フローチャートであり、図３はフラッシュＲＯＭに格納
されたプログラムの実行処理の手順を示すフローチャー
トである。また、図４はフラッシュＲＯＭに格納された
プログラムのステップ実行処理手順を示すフローチャー
トであり、図５はブレーク割り込み命令に対する処理手
順を示すフローチャートである。さらに、図６はレジス
タに対する書き込み／読み出し処理手順を示すフローチ
ャートであり、図７はメモリに対する書き込み／読み出
し処理手順を示すフローチャートである。
フローチャートであり、図３はフラッシュＲＯＭに格納
されたプログラムの実行処理の手順を示すフローチャー
トである。また、図４はフラッシュＲＯＭに格納された
プログラムのステップ実行処理手順を示すフローチャー
トであり、図５はブレーク割り込み命令に対する処理手
順を示すフローチャートである。さらに、図６はレジス
タに対する書き込み／読み出し処理手順を示すフローチ
ャートであり、図７はメモリに対する書き込み／読み出
し処理手順を示すフローチャートである。
【００３３】図２において、フラッシュＲＯＭに格納さ
れたプログラムにブレークポイントを設定する場合、フ
ラッシュモード時に、外部機器から送信されたブレーク
ポイントアドレスをシリアル通信回路２で受信すると、
ＣＰＵ３はデバッグ制御ＲＯＭ１０に格納されたプログ
ラムにしたがいフラッシュＲＯＭ７に格納されたプログ
ラムにブレークポイントアドレスを設定する（ステップ
Ｓ２１）。次に、設定したブレークポイントアドレスの
命令コードをスタック（ＲＡＭ４の所定の記憶領域）に
退避させ（ステップＳ２２）、代わりにブレーク割り込
み命令を書き込み（ステップＳ２３）処理を停止する。
れたプログラムにブレークポイントを設定する場合、フ
ラッシュモード時に、外部機器から送信されたブレーク
ポイントアドレスをシリアル通信回路２で受信すると、
ＣＰＵ３はデバッグ制御ＲＯＭ１０に格納されたプログ
ラムにしたがいフラッシュＲＯＭ７に格納されたプログ
ラムにブレークポイントアドレスを設定する（ステップ
Ｓ２１）。次に、設定したブレークポイントアドレスの
命令コードをスタック（ＲＡＭ４の所定の記憶領域）に
退避させ（ステップＳ２２）、代わりにブレーク割り込
み命令を書き込み（ステップＳ２３）処理を停止する。
【００３４】図３において、ブレーク処理から復帰して
フラッシュＲＯＭに格納されたプログラムを続行させる
場合、フラッシュモード時に、外部機器から送信された
プログラム実行命令をシリアル通信回路２で受信する
と、ＣＰＵ３はデバッグ制御ＲＯＭ１０に格納されたプ
ログラムにしたがいスタックに退避させていた命令コー
ドをレジスタに書き込み（ステップＳ３１）ブレーク処
理から復帰する（ステップＳ３２）。そして、内部切換
信号ＣＳ３を非アクティブ（例えば、Ｈレベル）に設定
し、以降の処理をフラッシュＲＯＭ７に格納されたプロ
グラムにしたがって実行する。
フラッシュＲＯＭに格納されたプログラムを続行させる
場合、フラッシュモード時に、外部機器から送信された
プログラム実行命令をシリアル通信回路２で受信する
と、ＣＰＵ３はデバッグ制御ＲＯＭ１０に格納されたプ
ログラムにしたがいスタックに退避させていた命令コー
ドをレジスタに書き込み（ステップＳ３１）ブレーク処
理から復帰する（ステップＳ３２）。そして、内部切換
信号ＣＳ３を非アクティブ（例えば、Ｈレベル）に設定
し、以降の処理をフラッシュＲＯＭ７に格納されたプロ
グラムにしたがって実行する。
【００３５】図４において、ステップ実行処理を行う場
合、フラッシュモード時に、外部機器から送信されたス
テップ実行情報をシリアル通信回路２で受信すると、ま
ず、ＣＰＵ３はデバッグ制御ＲＯＭ１０に格納されたプ
ログラムにしたがいブレーク処理によってスタックに退
避させていたプログラムカウンタの値から次に処理すべ
きアドレスを算出し（ステップＳ４１）、そのアドレス
を新たなブレークポイントアドレスに設定する（ステッ
プＳ４２）。続いて、新たに設定したブレークポイント
アドレスの命令コードをスタックに退避させ（ステップ
Ｓ４３）、代わりにブレーク割り込み命令を書き込み
（ステップＳ４４）処理を停止する。
合、フラッシュモード時に、外部機器から送信されたス
テップ実行情報をシリアル通信回路２で受信すると、ま
ず、ＣＰＵ３はデバッグ制御ＲＯＭ１０に格納されたプ
ログラムにしたがいブレーク処理によってスタックに退
避させていたプログラムカウンタの値から次に処理すべ
きアドレスを算出し（ステップＳ４１）、そのアドレス
を新たなブレークポイントアドレスに設定する（ステッ
プＳ４２）。続いて、新たに設定したブレークポイント
アドレスの命令コードをスタックに退避させ（ステップ
Ｓ４３）、代わりにブレーク割り込み命令を書き込み
（ステップＳ４４）処理を停止する。
【００３６】次に、スタックに退避させていた命令コー
ドをレジスタに書き込み（ステップＳ４５）ブレーク処
理から復帰する（ステップＳ４６）。そして、内部切換
信号ＣＳ３を非アクティブ（例えばＨレベル）に設定
し、フラッシュＲＯＭ７に格納されたプログラムにした
がいそのアドレスの命令コードを実行する。
ドをレジスタに書き込み（ステップＳ４５）ブレーク処
理から復帰する（ステップＳ４６）。そして、内部切換
信号ＣＳ３を非アクティブ（例えばＨレベル）に設定
し、フラッシュＲＯＭ７に格納されたプログラムにした
がいそのアドレスの命令コードを実行する。
【００３７】さらに、次のブレーク割り込み命令により
プログラムカウンタの値とステータス（キャリーフラ
グ、ゼロフラグ等）をスタックに退避させ、内部切換信
号ＣＳ３をアクティブ（例えばＬレベル）に設定し、デ
バッグ制御ＲＯＭ１０に格納されたプログラムにしたが
い引き続き処理を実行する。
プログラムカウンタの値とステータス（キャリーフラ
グ、ゼロフラグ等）をスタックに退避させ、内部切換信
号ＣＳ３をアクティブ（例えばＬレベル）に設定し、デ
バッグ制御ＲＯＭ１０に格納されたプログラムにしたが
い引き続き処理を実行する。
【００３８】図５において、ブレーク割り込み命令が実
行されると、ＣＰＵ３はプログラムカウンタの値とステ
ータスをスタックに退避させ、内部切換信号ＣＳ３をア
クティブ（例えばＬレベル）に設定する。以降、ＣＰＵ
３はデバッグ制御ＲＯＭ１０に格納されたプログラムに
したがって処理を実行する。続いて、ＣＰＵ３はブレー
ク割り込み命令が格納されたアドレス（ステップＳ５
１）に対してブレーク割り込み命令が格納される以前に
退避させた命令コードを書き込み（ステップＳ５２）、
ブレーク割り込み前の状態を保存するためにレジスタの
内容をスタックに退避させる（ステップＳ５３）。
行されると、ＣＰＵ３はプログラムカウンタの値とステ
ータスをスタックに退避させ、内部切換信号ＣＳ３をア
クティブ（例えばＬレベル）に設定する。以降、ＣＰＵ
３はデバッグ制御ＲＯＭ１０に格納されたプログラムに
したがって処理を実行する。続いて、ＣＰＵ３はブレー
ク割り込み命令が格納されたアドレス（ステップＳ５
１）に対してブレーク割り込み命令が格納される以前に
退避させた命令コードを書き込み（ステップＳ５２）、
ブレーク割り込み前の状態を保存するためにレジスタの
内容をスタックに退避させる（ステップＳ５３）。
【００３９】図６において、レジスタに対する書き込み
／読み出し処理を行う場合、フラッシュモード時に、外
部機器から送信されたアドレス、データ、及びリードラ
イト情報をシリアル通信回路２で受信すると、ＣＰＵ３
は、まずデバッグ制御ＲＯＭ１０に格納されたプログラ
ムにしたがい受信したリードライト情報がデータの書き
込み要求であるか、または読み出し要求であるかを判断
する（ステップＳ６１）。リードライト情報が書き込み
要求の場合、ＣＰＵ３はスタックに内容を退避させてい
たレジスタに対してデータを書き込む（ステップＳ６
２）。また、読み出し要求の場合はスタックに退避させ
ていたレジスタのデータを読み出し（ステップＳ６
３）、内部バス５を介してシリアル通信回路２に転送す
る（ステップＳ６４）。シリアル通信回路２は受け取っ
たデータを外部機器に出力する（ステップＳ６５）。
／読み出し処理を行う場合、フラッシュモード時に、外
部機器から送信されたアドレス、データ、及びリードラ
イト情報をシリアル通信回路２で受信すると、ＣＰＵ３
は、まずデバッグ制御ＲＯＭ１０に格納されたプログラ
ムにしたがい受信したリードライト情報がデータの書き
込み要求であるか、または読み出し要求であるかを判断
する（ステップＳ６１）。リードライト情報が書き込み
要求の場合、ＣＰＵ３はスタックに内容を退避させてい
たレジスタに対してデータを書き込む（ステップＳ６
２）。また、読み出し要求の場合はスタックに退避させ
ていたレジスタのデータを読み出し（ステップＳ６
３）、内部バス５を介してシリアル通信回路２に転送す
る（ステップＳ６４）。シリアル通信回路２は受け取っ
たデータを外部機器に出力する（ステップＳ６５）。
【００４０】図７において、メモリに対する書き込み／
読み出し処理を行う場合、フラッシュモード時に、外部
機器から送信されたアドレス、データ、及びリードライ
ト情報をシリアル通信回路２で受信すると、ＣＰＵ３は
デバッグ制御ＲＯＭ１０に格納されたプログラムにした
がい受信したリードライト情報がデータの書き込み要求
であるか、または読み出し要求であるかを判断する（ス
テップＳ７１）。リードライト情報が書き込み要求の場
合、ＣＰＵ３はＲＡＭ４の指定されたアドレスに対して
データを書き込む（ステップＳ７２）。また、読み出し
要求の場合はＲＡＭ４の指定されたアドレスからデータ
を読み出し（ステップＳ７３）、内部バス５を介してシ
リアル通信回路２に転送する（ステップＳ７４）。シリ
アル通信回路２は受信したデータを外部機器に出力する
（ステップＳ７５）。
読み出し処理を行う場合、フラッシュモード時に、外部
機器から送信されたアドレス、データ、及びリードライ
ト情報をシリアル通信回路２で受信すると、ＣＰＵ３は
デバッグ制御ＲＯＭ１０に格納されたプログラムにした
がい受信したリードライト情報がデータの書き込み要求
であるか、または読み出し要求であるかを判断する（ス
テップＳ７１）。リードライト情報が書き込み要求の場
合、ＣＰＵ３はＲＡＭ４の指定されたアドレスに対して
データを書き込む（ステップＳ７２）。また、読み出し
要求の場合はＲＡＭ４の指定されたアドレスからデータ
を読み出し（ステップＳ７３）、内部バス５を介してシ
リアル通信回路２に転送する（ステップＳ７４）。シリ
アル通信回路２は受信したデータを外部機器に出力する
（ステップＳ７５）。
【００４１】したがって、フラッシュＲＯＭ７に格納す
るプログラムをデバッグするためのデバッグ制御ＲＯＭ
１０を備え、フラッシュＲＯＭ７とデバッグ制御ＲＯＭ
１０を内部切換信号で切り換えることで、プリント基板
に実装した状態でデバッグすることが可能になる。
るプログラムをデバッグするためのデバッグ制御ＲＯＭ
１０を備え、フラッシュＲＯＭ７とデバッグ制御ＲＯＭ
１０を内部切換信号で切り換えることで、プリント基板
に実装した状態でデバッグすることが可能になる。
【００４２】また、インサーキットエミュレータを使用
せずにデバッグすることができるため、マイクロコンピ
ュータ１とインサーキットエミュレータの動作の違いを
考慮せずにデバッグすることができる。
せずにデバッグすることができるため、マイクロコンピ
ュータ１とインサーキットエミュレータの動作の違いを
考慮せずにデバッグすることができる。
【００４３】さらに、フラッシュＲＯＭ７の書き換え時
とデバッグ時とでシリアル通信回路２を兼用すること
で、マイクロコンピュータ１にデバッグ用の入出力端子
を新たに追加する必要がない。なお、シリアル通信回路
の動作をデバッグする際には他の端子をデバッグ用の通
信に用いることができるようにしておく。
とデバッグ時とでシリアル通信回路２を兼用すること
で、マイクロコンピュータ１にデバッグ用の入出力端子
を新たに追加する必要がない。なお、シリアル通信回路
の動作をデバッグする際には他の端子をデバッグ用の通
信に用いることができるようにしておく。
【００４４】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００４５】デバッグ制御ＲＯＭを設けることによっ
て、マイクロコンピュータをプリント基板に実装した状
態でデバッグすることができる。
て、マイクロコンピュータをプリント基板に実装した状
態でデバッグすることができる。
【００４６】また、インサーキットエミュレータを使用
せずにデバッグすることができるため、マイクロコンピ
ュータとインサーキットエミュレータの動作の違いを考
慮せずにデバッグすることができる。
せずにデバッグすることができるため、マイクロコンピ
ュータとインサーキットエミュレータの動作の違いを考
慮せずにデバッグすることができる。
【００４７】さらに、フラッシュＲＯＭの書き換え時と
デバッグ時とで通信回路を兼用することで、デバッグ用
に新たに入出力端子を追加する必要がない。
デバッグ時とで通信回路を兼用することで、デバッグ用
に新たに入出力端子を追加する必要がない。
【図１】本発明のマイクロコンピュータの構成を示すブ
ロック図である。
ロック図である。
【図２】ブレークポイントの設定手順を示すフローチャ
ートである。
ートである。
【図３】フラッシュＲＯＭに格納されたプログラムの実
行処理の手順を示すフローチャートである。
行処理の手順を示すフローチャートである。
【図４】フラッシュＲＯＭに格納されたプログラムのス
テップ実行処理手順を示すフローチャートである。
テップ実行処理手順を示すフローチャートである。
【図５】ブレーク割り込み命令に対する処理手順を示す
フローチャートである。
フローチャートである。
【図６】レジスタに対する書き込み／読み出し処理手順
を示すフローチャートである。
を示すフローチャートである。
【図７】メモリに対する書き込み／読み出し処理手順を
示すフローチャートである。
示すフローチャートである。
【図８】従来のマイクロコンピュータの構成を示すブロ
ック図である。
ック図である。
１ マイクロコンピュータ ２ シリアル通信回路 ３ ＣＰＵ ４ ＲＡＭ ５ 内部バス ６ フラッシュ制御回路 ７ フラッシュＲＯＭ ８ フラッシュ制御ＲＯＭ ９ 切換回路 １０ デバッグ制御ＲＯＭ
Claims (6)
- 【請求項１】 ＣＰＵと、 前記ＣＰＵで実行するプログラムが書き換え可能に格納
されるフラッシュＲＯＭと、を有するマイクロコンピュ
ータにおいて、 前記フラッシュＲＯＭに格納されたプログラムをデバッ
グするためのデバッグプログラムが格納されたメモリ
と、 前記デバッグ時に、前記ＣＰＵに前記デバッグプログラ
ムを実行させる切換回路と、を有することを特徴とする
マイクロコンピュータ。 - 【請求項２】 プログラムの書き換え時及びデバッグ時
で兼用される、外部機器とデータの授受を行う通信回路
を有する請求項１記載のマイクロコンピュータ。 - 【請求項３】 通信回路はシリアルデータの授受を行う
請求項２記載のマイクロコンピュータ。 - 【請求項４】 ＣＰＵと、 前記ＣＰＵで実行するプログラムが書き換え可能に格納
されるフラッシュＲＯＭと、を有するマイクロコンピュ
ータの、前記プログラムのデバッグを行うためのコンピ
ュータのデバッグ方法において、 予め、前記フラッシュＲＯＭに格納されたプログラムを
デバッグするためのデバッグプログラムをメモリに格納
しておき、 前記デバッグ時に、前記ＣＰＵに前記デバッグプログラ
ムを実行させることを特徴とするマイクロコンピュータ
のデバッグ方法。 - 【請求項５】 外部機器とデータの授受を行う通信回路
を、プログラムの書き換え時及びデバッグ時で兼用する
請求項４記載のマイクロコンピュータのデバッグ方法。 - 【請求項６】 通信回路はシリアルデータの授受を行う
請求項５記載のマイクロコンピュータのデバッグ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228564A JPH1165884A (ja) | 1997-08-25 | 1997-08-25 | マイクロコンピュータ及びそのデバッグ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228564A JPH1165884A (ja) | 1997-08-25 | 1997-08-25 | マイクロコンピュータ及びそのデバッグ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1165884A true JPH1165884A (ja) | 1999-03-09 |
Family
ID=16878350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9228564A Pending JPH1165884A (ja) | 1997-08-25 | 1997-08-25 | マイクロコンピュータ及びそのデバッグ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1165884A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2424500A (en) * | 2005-03-22 | 2006-09-27 | Rolf Segger | Debugging code stored in EEPROM by inserting a breakpoint into code using a read/modify/write cycle on block containing individual instruction to be modified |
| US7421384B2 (en) | 2003-12-08 | 2008-09-02 | Denso Corporation | Semiconductor integrated circuit device and microcomputer development supporting device |
| JP2016024827A (ja) * | 2014-07-21 | 2016-02-08 | ディスペース デジタル シグナル プロセッシング アンド コントロール エンジニアリング ゲゼルシャフト ミット ベシュレンクテル ハフツングｄｓｐａｃｅ ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ａｎｄ ｃｏｎｔｒｏｌ ｅｎｇｉｎｅｅｒｉｎｇ ＧｍｂＨ | プログラミング可能なハードウェアデバイスのコンフィギュレーションを阻止する装置 |
-
1997
- 1997-08-25 JP JP9228564A patent/JPH1165884A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7421384B2 (en) | 2003-12-08 | 2008-09-02 | Denso Corporation | Semiconductor integrated circuit device and microcomputer development supporting device |
| GB2424500A (en) * | 2005-03-22 | 2006-09-27 | Rolf Segger | Debugging code stored in EEPROM by inserting a breakpoint into code using a read/modify/write cycle on block containing individual instruction to be modified |
| JP2016024827A (ja) * | 2014-07-21 | 2016-02-08 | ディスペース デジタル シグナル プロセッシング アンド コントロール エンジニアリング ゲゼルシャフト ミット ベシュレンクテル ハフツングｄｓｐａｃｅ ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ａｎｄ ｃｏｎｔｒｏｌ ｅｎｇｉｎｅｅｒｉｎｇ ＧｍｂＨ | プログラミング可能なハードウェアデバイスのコンフィギュレーションを阻止する装置 |
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