JPH02120940A - デバッグ支援回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は、コンピュータのプログラムの開発において、
プログラムの誤りを修正するデバッグを行い易くするた
めのデバッグ支援回路に関する。

〈従来技術〉 従来、ソフトウェアによるデバッグは、例えば、次のよ
うにして行われる。すなわち、デバッグしようとするプ
ログラム（以下、テストプログラムという）のある箇所
の命令を書き換えることによりてテストプログラムの実
行動作を区切り、その区切り点（ブレークポイント）か
らはモニタプログラム、いわゆる、デバッガに移行させ
てＣＰＵの内部レノスタの内容やメモリの内容を確認し
てテストプログラムの実行過程を順番にチエツクしてい
くのである。

しかしながら、このようなソフトウェアによるデバッグ
では、ＲＯＭ上のプログラムでは、命令の書き換えがで
きないためにブレークをかけられないという問題がある
。

さらに、マイクロコンピュータでは、メモリのアドレス
指定が主にレノスタによる間接アドレス指定によりなさ
れており、メモリのアドレスを示すアドレスレジスタの
内容が刻々と変化し、どの命令のときに、Ｃ，ＰＵが特
定のアドレスにアクセスするかを知ることができず、し
たがって、ＣＰＵがメモリの特定のアドレスにアクセス
したときにブレークをかけるといったことができないと
いう問題がある。

〈発明の目的〉 本発明は、上述の点に鑑みて為されたものであって、Ｒ
ＯＭ上のプログラムにブレークをかけられるようにする
とともに、ＣＰＵがメモリの特定のアドレスにアクセス
するといった動作をとらえてブレークをかけられるよう
にすることを目的とする。

〈発明の構成〉 本発明では、上述の目的を達成するために、予め設定さ
れているデータとＣＰＵがアクセスしているアドレスと
を比較して両者が一致したときに一致信号を出力する一
致回路と、前記一致信号に応答して前記ＣＰＵに割り込
み信号を出力する割り込み信号発生回路とを備えている
。

上記構成によれば、ブレークをかけたいアドレスを予め
設定しておくことにより、ＣＰＵがそのアドレスにアク
セスすると、ＣＰＵに割り込みがかかることになるので
、この割り込みによってモニタプログラム（デバッガ）
に移行すればよく、これによって、従来できなかったＲ
ＯＭ上のプログラムにブレークをかけたり、あるいは、
ＣＰＵがメモリの特定のアドレスにアクセスしたといっ
た動作をとらえてブレークをかけることが可能となる。

〈実施例〉 以下、図面によって本発明の実施例について、詳細に説
明する。

第１図は、本発明の一実施例のブロック図である。

この実施例のデバッグ支援回路では、デバッグしようと
するテストプログラムにおいて、ＣＰＵが特定のアドレ
スにアクセスしたときにブレークをかけてデバッガに移
行できるようにするために、次のように構成している。

すなわち、このデバッグ支援回路ｌは、ブレークをかけ
たい特定のアドレスのデータが予め設定されるラッチ回
路２と、このラッチ回路２のデータとＣＰＵ３がアクセ
スしているメモリ１０のアドレスとを比較して両者が一
致したときに一致信号を出力する一致回路４と、この一
致信号に応答してＣＰＵ３に割り込み信号を出力する割
り込み信号発生回路５とを備えている。メモリ１０には
、デバッグしようとするテストプログラムが格納されて
いる。なお、１１はデバッガ（モニタプログラム）であ
る。

第２図は、第１図のラッチ回路２の構成図である。この
ラッチ回路２は、複数のフリップフロップ６゜、６１・
・・６ｏから構成されている。各フリップフロップ６゜
、６．・・・６，３のＤ入力はデータバスの各ラインＤ
ｏ、ＤＩ・・・に接続されており、Ｇ入力はデータを保
持するタイミングを制御するためのもので図示しないア
ドレスデコーダに接続されており、Ｑ出力は一致回路４
に接続されている。

このラッチ回路２では、ＣＰＵ３がラッチ回路２のボー
トにデータを書き込むことにより、Ｄ入力のデータをＱ
出力に保持する。

第３図は、第１図の一致回路４の構成図である。

この一致回路４は、複数のＥ　ｘ、−ＯＲ７゜・・・７
．と、各Ｅｘ−ＯＲ７゜・・・７，３の出力およびアド
レスバスが有効であることを示すＡＳ（アドレスストロ
ーブ）信号が与えられる多入力のＮＡＮＤ８とから構成
されている。各Ｅｘ−ＯＲ７，・・・７２．の入力は、
ラッチ回路２の各フリップフロップ６゜、６１・・・６
ｔ。の出力にそれぞれ接続されるとともに、アドレスバ
スの各ラインＡＯ・・・Ａ２３にそれぞれ接続されてい
る。

この一致回路４では、アドレスバスが有効で、かつ、ア
ドレスバスのデータとラッチ回路２のデータとが一致し
たときに、ローレベルの一致信号を出力する。

割り込み信号発生回路５は、一致回路４からの一致信号
に応答して割り込み信号を出力してＣＰＵ３に割り込み
をかける。

次に、上記構成を宵するデバッグ支援回路１の動作を説
明する。

例えば、テストプログラムの実行において、ＣＰＵ３が
メモリｌＯの０番地にアクセスしたときに、割り込みを
かけるときには、予め、ＣＰＵ３からラッチ回路２にデ
ータバスを介して「０」を設定する。これによって、ラ
ッチ回路２の各フリップフロップ６゜〜６２．のＱ出力
は、すべて「０」となり、このＱ出力が一致回路４の各
Ｅ　ｘ−ＯＲ７ａ・・・７゜の一方の入力に与えられる
。

次に、テストプログラムを実行させる。このテストプロ
グラムにおいて、例えば、メモリ１０００番地のデータ
をＣＰＵ３のデータレジスタに転送仕よという命令を実
行すると、アドレスバスの各ラインがすべて「０」とな
り、このアドレスバスの各ラインに接続されている一致
回路４の各ＥＸ−ＯＲ？、・・・７２．の出力がローレ
ベルとなり、ＮΔＮＤ８からローレベルの一致信号が出
力され、これによって割り込み信号発生回路５から割り
込み信号が出力されてＣＰＵ３に割り込みがかかること
になる。

この割り込み以後の処理は、従来のブレークポイント以
後の処理と同様であり、ＣＰＵ３の内部レジスタの内容
等をチエツクするのである。したがって、従来のデバッ
ガを有効に利用できることになる。

このようにテストプログラムの実行において、予め設定
したアドレスにＣＰＵ３がアクセスしたときに、割り込
みをかけるので、従来のソフトウェアによるデバッグに
おいては不可能であったＲＯＭ上のプログラムにブレー
クをかけたり、ＣＰＵがメモリの特定のアドレスにアク
セスしたときにブレークをかけることも可能となり、こ
れによって、従来できなかったテストプログラムの動作
の確認ができることになる。しかも、比較的簡単な構成
で安価に実現できるとともに、従来のデバッガを有効に
利用できることになる。

上述の実洗例では、一つのアドレスに対してブレークを
かけるようにしたけれども、本発明の他の実施例として
、ラッチ回路２および一致回路４を複数設けることによ
って、複数のアドレスに対してブレークをかけることも
できる。

〈発明の効果〉 以上のように本発明によれば、ブレークをかけたいアド
レスを予め設定しておくことにより、ＣＰＵがそのアド
レスにアクセスすると、ＣＰＵに割り込みがかかること
になるので、この割り込みによってモニタプログラム（
デバッガ）に移行すればよく、これによって、従来でき
なかったＲＯＭ上のプログラムにブレークをかけたり、
あるいは、ＣＰＵかメモリの特定のアドレスにアクセス
したといった動作をとらえてブレークをかけることが可
能となる。しかも、比較的簡単な構成で安価に実現でき
るとともに、従来のデバッガを有効に利用できるもので
ある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のラッチ回路の構成図、第３図は第１図の一致回路の
構成図である。 １・・・デバッグ支援回路、２・・・ラッチ回路、３・
・・ＣＰＵ、４・・・一致回路、５・・・割り込み信号
発生回路。 第１図

Claims (1)

【特許請求の範囲】
1. （１）予め設定されているデータとＣＰＵがアクセスし
   ているアドレスとを比較して両者が一致したときに一致
   信号を出力する一致回路と、 前記一致信号に応答して前記ＣＰＵに割り込み信号を出
   力する割り込み信号発生回路とを備えることを特徴とす
   るデバッグ支援回路。