JP3173855B2 - デジタル・テスト・ベクトルの編集方法 - Google Patents
デジタル・テスト・ベクトルの編集方法Info
- Publication number
- JP3173855B2 JP3173855B2 JP10050092A JP10050092A JP3173855B2 JP 3173855 B2 JP3173855 B2 JP 3173855B2 JP 10050092 A JP10050092 A JP 10050092A JP 10050092 A JP10050092 A JP 10050092A JP 3173855 B2 JP3173855 B2 JP 3173855B2
- Authority
- JP
- Japan
- Prior art keywords
- vector
- ram
- command
- test
- vectors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/865—Monitoring of software
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Television Signal Processing For Recording (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般に、デジタル・テ
スト・ベクトルを利用して、回路基板上の故障部品の位
置を突き止める自動テスト装置（ＡＴＥ）に関するもの
であり、とりわけ、テスト・ベクトル・ソース・コード
・プログラムの再コンパイルを必要とせずに、自動回路
テスト・システムに記憶された圧縮テスト・ベクトルの
編集または「パッチング」を行うオン・ライン法に関す
るものである。
スト・ベクトルを利用して、回路基板上の故障部品の位
置を突き止める自動テスト装置（ＡＴＥ）に関するもの
であり、とりわけ、テスト・ベクトル・ソース・コード
・プログラムの再コンパイルを必要とせずに、自動回路
テスト・システムに記憶された圧縮テスト・ベクトルの
編集または「パッチング」を行うオン・ライン法に関す
るものである。
【０００２】
【従来の技術】デジタル・デバイスの複雑さが増すにつ
れて、これらのデバイスのテストに必要なテスト・ステ
ップ数も増すことになる。回路基板レベルでテストが実
施される場合、技術の発展によって、回路基板における
デバイスの密度が高くなるにつれて、テスト・ステップ
も一層増すことになる。最新の回路基板のテストには、
膨大な数のステップが必要になるため、コンピュータで
自動化されたテストが必要になる。しかし、回路基板に
おいてコンピュータで自動化されたテストを実行できる
ようになる前は、テストを制御するためのソースコード
・プログラムを手動で生成しなければならなかった。こ
のテスト・プログラム・ソースコードは、テストの実行
が可能になる前に、コンピュータに読み取り可能なオブ
ジェクトコードにコンパイルしなければならない。回路
基板の複雑さが増すにつれて、ソースコードをコンパイ
ルして回路基板のテストを行うのに必要な時間も、比例
して増すことになる。テスト・プログラム・ソースコー
ドをコンパイルする場合、コンパイル時間が数時間、場
合によっては、数日に及ぶことも異常ではない。プログ
ラムのデバッギング中またはテストの実行中に、テスト
・プログラム・オブジェクトコードを変更しなければな
らない場合、この長ったらしいコンパイル・プロセス
は、重大な問題を提示することになる。
れて、これらのデバイスのテストに必要なテスト・ステ
ップ数も増すことになる。回路基板レベルでテストが実
施される場合、技術の発展によって、回路基板における
デバイスの密度が高くなるにつれて、テスト・ステップ
も一層増すことになる。最新の回路基板のテストには、
膨大な数のステップが必要になるため、コンピュータで
自動化されたテストが必要になる。しかし、回路基板に
おいてコンピュータで自動化されたテストを実行できる
ようになる前は、テストを制御するためのソースコード
・プログラムを手動で生成しなければならなかった。こ
のテスト・プログラム・ソースコードは、テストの実行
が可能になる前に、コンピュータに読み取り可能なオブ
ジェクトコードにコンパイルしなければならない。回路
基板の複雑さが増すにつれて、ソースコードをコンパイ
ルして回路基板のテストを行うのに必要な時間も、比例
して増すことになる。テスト・プログラム・ソースコー
ドをコンパイルする場合、コンパイル時間が数時間、場
合によっては、数日に及ぶことも異常ではない。プログ
ラムのデバッギング中またはテストの実行中に、テスト
・プログラム・オブジェクトコードを変更しなければな
らない場合、この長ったらしいコンパイル・プロセス
は、重大な問題を提示することになる。
【０００３】自動回路テスト・システムは、複数の並列
デジタル・テスト信号を利用して、回路基板のテストを
行うのが普通である。これらのテスト信号の状態は、デ
ジタル・テスト・「ベクトル」と呼ばれるコンピュータ
で生成するエンティティによって判定される。ベクトル
は、「ドライバ」及び「レシーバ」によって実施される
１組の並列事象を表すものである。ドライバは、テスト
を受ける回路に対する特定の入力に刺激を与える装置で
ある。レシーバ、すなわち、コンパレータは、テストを
受ける回路からの特定の出力の観察を可能にする装置で
ある。デジタル・テスト・ベクトルは、各文字が２進数
と「Ｋ」または「Ｔ」のいずれかである文字のストリン
グに相当する。ベクトルの各文字は、信号状態が、テス
トを受ける回路に加えられたものか、あるいは、該回路
から受信したものかを表す。例えば、ベクトル「１０」
は、論理「１」がドライバを介して入力テスト・ポイン
トに加えられ、一方、論理「０」は、もう１つのテスト
・ポイントにおけるレシーバによる検出が予測されるこ
とを表している。例えば、状態「Ｋ」及び「Ｔ」は、そ
れぞれ、以前に用いられたベクトルまたは検出されたベ
クトルの論理状態を保持すべき、あるいは、トグル（反
転）すべきであることを表すために用いられる。
デジタル・テスト信号を利用して、回路基板のテストを
行うのが普通である。これらのテスト信号の状態は、デ
ジタル・テスト・「ベクトル」と呼ばれるコンピュータ
で生成するエンティティによって判定される。ベクトル
は、「ドライバ」及び「レシーバ」によって実施される
１組の並列事象を表すものである。ドライバは、テスト
を受ける回路に対する特定の入力に刺激を与える装置で
ある。レシーバ、すなわち、コンパレータは、テストを
受ける回路からの特定の出力の観察を可能にする装置で
ある。デジタル・テスト・ベクトルは、各文字が２進数
と「Ｋ」または「Ｔ」のいずれかである文字のストリン
グに相当する。ベクトルの各文字は、信号状態が、テス
トを受ける回路に加えられたものか、あるいは、該回路
から受信したものかを表す。例えば、ベクトル「１０」
は、論理「１」がドライバを介して入力テスト・ポイン
トに加えられ、一方、論理「０」は、もう１つのテスト
・ポイントにおけるレシーバによる検出が予測されるこ
とを表している。例えば、状態「Ｋ」及び「Ｔ」は、そ
れぞれ、以前に用いられたベクトルまたは検出されたベ
クトルの論理状態を保持すべき、あるいは、トグル（反
転）すべきであることを表すために用いられる。
【０００４】ベクトルの各文字は、テスト・システムに
おける特定のチャネルに対応しており、全てのチャネル
が並列をなし、各チャネルは、ほぼ同じ時間に単一のテ
スト刺激を加えたり、あるいは、受けたりする。典型的
なテスト・シナリオでは、ベクトルが実行されると、テ
ストを受ける回路に信号が加えられ、加えられた信号か
ら生じる後続の出力を受信して、期待された信号との比
較を行い、その回路が適正に機能しているか否かが判定
される。単一のベクトルは、単一のテスト事象しか表さ
ないので、診断データを提供するためには、２つ以上の
ベクトルを実行しなければならないのは明らかである。
正確な診断を妥当な確率で行おうとすれば、完全なテス
トのため、一連の多くのベクトルが必要になるのが普通
である。
おける特定のチャネルに対応しており、全てのチャネル
が並列をなし、各チャネルは、ほぼ同じ時間に単一のテ
スト刺激を加えたり、あるいは、受けたりする。典型的
なテスト・シナリオでは、ベクトルが実行されると、テ
ストを受ける回路に信号が加えられ、加えられた信号か
ら生じる後続の出力を受信して、期待された信号との比
較を行い、その回路が適正に機能しているか否かが判定
される。単一のベクトルは、単一のテスト事象しか表さ
ないので、診断データを提供するためには、２つ以上の
ベクトルを実行しなければならないのは明らかである。
正確な診断を妥当な確率で行おうとすれば、完全なテス
トのため、一連の多くのベクトルが必要になるのが普通
である。
【０００５】所定のテストに用いられる各ベクトルは、
テスト・システム用コンピュータの外部コネクタ・ボー
ド（「ピン・カード」）におけるテスト・システム用ラ
ンダム・アクセス・メモリ（「ＲＡＭ」）に記憶されて
いる。各ピン・カードＲＡＭは、全テストに必要な全ベ
クトルの収容に十分なサイズを備えていることが望まし
い。代替案では、ピン・カードＲＡＭに対して時間を浪
費するベクトルのダウン・ロードを繰り返すことが必要
になる。従って、所定のテストに用いられるベクトル数
が減ると、相応じて、全テストに必要な全ベクトルをピ
ン・カードＲＡＭに記憶すべき場合、テスト・システム
に必要なＲＡＭの量も減少することになるのは、明らか
である。多くのテスト・システムでは、２つ以上の回路
基板のテストを一度に実施するためには、コンピュータ
毎に複数のピン・カードを備えていなければならない。
従って、こうした状況の場合、所定のテストに必要なベ
クトルの追加数は、コスト要因では済まないものにな
る。
テスト・システム用コンピュータの外部コネクタ・ボー
ド（「ピン・カード」）におけるテスト・システム用ラ
ンダム・アクセス・メモリ（「ＲＡＭ」）に記憶されて
いる。各ピン・カードＲＡＭは、全テストに必要な全ベ
クトルの収容に十分なサイズを備えていることが望まし
い。代替案では、ピン・カードＲＡＭに対して時間を浪
費するベクトルのダウン・ロードを繰り返すことが必要
になる。従って、所定のテストに用いられるベクトル数
が減ると、相応じて、全テストに必要な全ベクトルをピ
ン・カードＲＡＭに記憶すべき場合、テスト・システム
に必要なＲＡＭの量も減少することになるのは、明らか
である。多くのテスト・システムでは、２つ以上の回路
基板のテストを一度に実施するためには、コンピュータ
毎に複数のピン・カードを備えていなければならない。
従って、こうした状況の場合、所定のテストに必要なベ
クトルの追加数は、コスト要因では済まないものにな
る。
【０００６】従って、所定のテストの実施に必要なベク
トル数を減少させるため、ベクトル圧縮技法が開発され
た。少なくとも２つの形式のベクトル圧縮が、ヒューレ
ット・パッカード社の基板テスタ・モデル３０６５及び
３０７０といった先行技術において用いられている。第
１の形式のベクトルは、「間接的ベクトル圧縮」と呼ば
れ、第２の形式のベクトルは、「保持／トグル（Ｋ／
Ｔ）圧縮」と呼ばれる。Ｋ／Ｔ圧縮を利用した回路テス
タについては、Ｇｒｏｖｅｓその他に対する米国特許第
４，６５２，８１４号に記載があり、参考までに本書に
組み込まれている。両形式のベクトルについても、後述
する。
トル数を減少させるため、ベクトル圧縮技法が開発され
た。少なくとも２つの形式のベクトル圧縮が、ヒューレ
ット・パッカード社の基板テスタ・モデル３０６５及び
３０７０といった先行技術において用いられている。第
１の形式のベクトルは、「間接的ベクトル圧縮」と呼ば
れ、第２の形式のベクトルは、「保持／トグル（Ｋ／
Ｔ）圧縮」と呼ばれる。Ｋ／Ｔ圧縮を利用した回路テス
タについては、Ｇｒｏｖｅｓその他に対する米国特許第
４，６５２，８１４号に記載があり、参考までに本書に
組み込まれている。両形式のベクトルについても、後述
する。
【０００７】ベクトルに関する問題は、テスト・プログ
ラムのデバッグ時、あるいは、少なくとも、回路基板の
テスト時に、圧縮ベクトルの編集またはパッチングをオ
ン・ラインで（または「実時間」で）行うための方法
が、先行技術にはなかったということである。テスト・
システムによって用いられるオブジェクトコード・テス
ト・プログラムの修正には、全テスト・プログラム・ソ
ースコードの長ったらしい再コンパイルが必要であっ
た。非圧縮テスト・ベクトルのオン・ライン修正を可能
にする（ＧＥＮＲＡＤ Ｌ２００／Ｌ３００シリーズの
ような）、あるいは、総数より少ない再コンパイルでベ
クトル修正を可能にする先行技術による技法が少なくと
も２つ開発されているが、既知の先行技術による技法
で、圧縮ベクトルのオン・ライン編集を可能にするもの
はない。
ラムのデバッグ時、あるいは、少なくとも、回路基板の
テスト時に、圧縮ベクトルの編集またはパッチングをオ
ン・ラインで（または「実時間」で）行うための方法
が、先行技術にはなかったということである。テスト・
システムによって用いられるオブジェクトコード・テス
ト・プログラムの修正には、全テスト・プログラム・ソ
ースコードの長ったらしい再コンパイルが必要であっ
た。非圧縮テスト・ベクトルのオン・ライン修正を可能
にする（ＧＥＮＲＡＤ Ｌ２００／Ｌ３００シリーズの
ような）、あるいは、総数より少ない再コンパイルでベ
クトル修正を可能にする先行技術による技法が少なくと
も２つ開発されているが、既知の先行技術による技法
で、圧縮ベクトルのオン・ライン編集を可能にするもの
はない。
【０００８】
【発明の目的】本発明は、テスト・プログラム・ソース
コードの再コンパイルを必要とせずに、オブジェクトコ
ードの形式で圧縮デジタル・テスト・ベクトルの編集を
行う方法を提供することを目的とする。
コードの再コンパイルを必要とせずに、オブジェクトコ
ードの形式で圧縮デジタル・テスト・ベクトルの編集を
行う方法を提供することを目的とする。
【０００９】
【発明の概要】上述の問題は、本発明の方法によって解
決され、該分野の革新が達成されることになる。本発明
は、テスト・プログラム・ソースコードの再コンパイル
を必要とせずに、オブジェクトコードの形式で圧縮デジ
タル・テスト・ベクトルの編集を行う方法を提供する。
こうして、迅速に変更されるので、再コンパイルの必要
なシステムに比べると大幅な時間の節約になる。デジタ
ル基板の機能的完全性をテストするため、１組の所定の
テスト・ベクトル、すなわち、「テスト・パターン」が
回路基板に対して適用される。この組をなすテスト・ベ
クトルは、コンピュータを利用して、手動で生成された
ソースコードを、自動回路テスト・システムにおいて実
行可能な、コンピュータに読み取ることのできる一連の
ソースコードにコンパイルすることによって生成され
る。実行されると、ベクトルに従って、対応する目標ベ
クトル信号がテストを受ける回路に対して出力される
か、あるいは、該回路からの受信が期待される信号が示
される。
決され、該分野の革新が達成されることになる。本発明
は、テスト・プログラム・ソースコードの再コンパイル
を必要とせずに、オブジェクトコードの形式で圧縮デジ
タル・テスト・ベクトルの編集を行う方法を提供する。
こうして、迅速に変更されるので、再コンパイルの必要
なシステムに比べると大幅な時間の節約になる。デジタ
ル基板の機能的完全性をテストするため、１組の所定の
テスト・ベクトル、すなわち、「テスト・パターン」が
回路基板に対して適用される。この組をなすテスト・ベ
クトルは、コンピュータを利用して、手動で生成された
ソースコードを、自動回路テスト・システムにおいて実
行可能な、コンピュータに読み取ることのできる一連の
ソースコードにコンパイルすることによって生成され
る。実行されると、ベクトルに従って、対応する目標ベ
クトル信号がテストを受ける回路に対して出力される
か、あるいは、該回路からの受信が期待される信号が示
される。
【００１０】しかし、オブジェクトコード・ベクトルを
生成する元になるソースコードには、しばしば「バグ」
と呼ばれる１つ以上の間違ったベクトルが含まれている
ことがよくある。従って、テスト・ベクトルに修正を加
え、コンパイルされたテスト・プログラムにおける「バ
グ」を補正するのが普通である。本方法が機能するハー
ドウエア環境には、３つのタイプのランダム・アクセス
・メモリ（ＲＡＭ）、すなわち、テスト指令を記憶する
ためのプログラムＲＡＭ、テスト・ベクトルに対するポ
インタを記憶するシーケンスＲＡＭ、及び、所定のテス
トのためのテスト・ベクトルを記憶するベクトルＲＡＭ
が含まれる。各テスト指令は、シーケンスＲＡＭの項目
（エントリ）に対するポインタを備えており、該項目
は、さらに、テスト・ベクトルに対するポインタを備え
ている。
生成する元になるソースコードには、しばしば「バグ」
と呼ばれる１つ以上の間違ったベクトルが含まれている
ことがよくある。従って、テスト・ベクトルに修正を加
え、コンパイルされたテスト・プログラムにおける「バ
グ」を補正するのが普通である。本方法が機能するハー
ドウエア環境には、３つのタイプのランダム・アクセス
・メモリ（ＲＡＭ）、すなわち、テスト指令を記憶する
ためのプログラムＲＡＭ、テスト・ベクトルに対するポ
インタを記憶するシーケンスＲＡＭ、及び、所定のテス
トのためのテスト・ベクトルを記憶するベクトルＲＡＭ
が含まれる。各テスト指令は、シーケンスＲＡＭの項目
（エントリ）に対するポインタを備えており、該項目
は、さらに、テスト・ベクトルに対するポインタを備え
ている。
【００１１】従って、本発明の方法は、次のように要約
することができる。 （ａ）まず、ベクトルＲＡＭにおいて修正すべき目標ベ
クトルｎのコピーを記憶することによって、ベクトルＲ
ＡＭで新しいベクトルｎ’が生成される。 （ｂ）次に、ＲＡＭ内のポインタが、新しいベクトル
ｎ’を示すように調整される。 （ｃ）「Ｋ／Ｔ」圧縮を保証するため、目標ベクトルｎ
に続くベクトル（ｎ＋１）を調べて、修正の必要がある
か否かを判定しなければならない。ベクトル（ｎ＋１）
に修正の必要があれば、まず、ベクトルＲＡＭにおいて
ベクトル（ｎ＋１）のコピーベクトル（ｎ＋１）’を生
成しなければならない。ベクトル（ｎ＋１）’の生成が
必要であれば、上述のステップ（ａ）及び（ｂ）を繰り
返すことによって、ベクトル（ｎ＋１）の生成及び位置
決めが行われる。 （ｄ）最後に、ベクトルＲＡＭにおけるベクトルｎ’
は、ユーザの入力毎に修正され、ベクトル（ｎ＋１）
は、生成する場合、Ｋ／Ｔ圧縮の影響を補償するように
修正が加えられる。
することができる。 （ａ）まず、ベクトルＲＡＭにおいて修正すべき目標ベ
クトルｎのコピーを記憶することによって、ベクトルＲ
ＡＭで新しいベクトルｎ’が生成される。 （ｂ）次に、ＲＡＭ内のポインタが、新しいベクトル
ｎ’を示すように調整される。 （ｃ）「Ｋ／Ｔ」圧縮を保証するため、目標ベクトルｎ
に続くベクトル（ｎ＋１）を調べて、修正の必要がある
か否かを判定しなければならない。ベクトル（ｎ＋１）
に修正の必要があれば、まず、ベクトルＲＡＭにおいて
ベクトル（ｎ＋１）のコピーベクトル（ｎ＋１）’を生
成しなければならない。ベクトル（ｎ＋１）’の生成が
必要であれば、上述のステップ（ａ）及び（ｂ）を繰り
返すことによって、ベクトル（ｎ＋１）の生成及び位置
決めが行われる。 （ｄ）最後に、ベクトルＲＡＭにおけるベクトルｎ’
は、ユーザの入力毎に修正され、ベクトル（ｎ＋１）
は、生成する場合、Ｋ／Ｔ圧縮の影響を補償するように
修正が加えられる。
【００１２】プログラムＲＡＭには、テストすべき回路
にどのテスト・ベクトルを適用すべきかを決定する２タ
イプの指令、及び、それらを用いるシーケンスが含まれ
ている。第１のタイプの指令は、テストを受ける回路に
単一のベクトルを適用する指令であり、ＡＰＰＬＹ指令
と呼ばれる。第２のタイプの指令は、シーケンスＲＡＭ
に順次記憶されたｎ個の項目によって指示されるｎベク
トルを適用する指令であり、ＳＥＮＤ ＬＩＮＥＡＲ
ＳＥＱＵＥＮＣＥ（「ＳＬＳ」）指令と呼ばれる。
にどのテスト・ベクトルを適用すべきかを決定する２タ
イプの指令、及び、それらを用いるシーケンスが含まれ
ている。第１のタイプの指令は、テストを受ける回路に
単一のベクトルを適用する指令であり、ＡＰＰＬＹ指令
と呼ばれる。第２のタイプの指令は、シーケンスＲＡＭ
に順次記憶されたｎ個の項目によって指示されるｎベク
トルを適用する指令であり、ＳＥＮＤ ＬＩＮＥＡＲ
ＳＥＱＵＥＮＣＥ（「ＳＬＳ」）指令と呼ばれる。
【００１３】この指令用語を利用し、さらに詳述する
と、上記ステップ（ｂ）には、 （１）ベクトルｎをその目標とする指令が、プログラム
ＲＡＭ内で位置決めされる。 （２）プログラムＲＡＭにおいて位置決めされた指令が
「ＳＬＳ」指令の場合、その指令は、ＳＬＳ指令とＡＰ
ＰＬＹ指令からなる組み合わせに分割される。 （３）次に、ＡＰＰＬＹ指令に続く全てのプログラム内
容が、分割された指令によって生じる追加命令を収容す
るため、位置１つ分だけシフト・ダウンされる。シーケ
ンスＲＡＭの新しい項目が生成される。このシーケンス
ＲＡＭの新しい項目は、ベクトルＲＡＭ内のベクトルｎ
を指示するためにセットされ、ＡＰＰＬＹ指令は、シー
ケンスＲＡＭの新しい項目を指示するためにセットされ
る。
と、上記ステップ（ｂ）には、 （１）ベクトルｎをその目標とする指令が、プログラム
ＲＡＭ内で位置決めされる。 （２）プログラムＲＡＭにおいて位置決めされた指令が
「ＳＬＳ」指令の場合、その指令は、ＳＬＳ指令とＡＰ
ＰＬＹ指令からなる組み合わせに分割される。 （３）次に、ＡＰＰＬＹ指令に続く全てのプログラム内
容が、分割された指令によって生じる追加命令を収容す
るため、位置１つ分だけシフト・ダウンされる。シーケ
ンスＲＡＭの新しい項目が生成される。このシーケンス
ＲＡＭの新しい項目は、ベクトルＲＡＭ内のベクトルｎ
を指示するためにセットされ、ＡＰＰＬＹ指令は、シー
ケンスＲＡＭの新しい項目を指示するためにセットされ
る。
【００１４】圧縮ベクトルフォーマットを用いた以前の
システムでは、新しい１組のテスト・ベクトルを生成す
るのに、テスト・ソースコードの再コンパイルが必要で
あった。本発明では、「Ｋ／Ｔ」フォーマットのベクト
ルに加えて、「間接的な」ベクトルの修正も行い、同時
に、テスト・ソースコードの再コンパイルを不要にする
方法を提供することによって、この問題を解決する。本
方法は圧縮ベクトルに関して有効に働くので、ピン・カ
ードにベクトルを記憶するのに必要なＲＡＭ１１４の量
は、大幅に削減され、従って、テスト・システムのコス
トも相応じて低下することになる。
システムでは、新しい１組のテスト・ベクトルを生成す
るのに、テスト・ソースコードの再コンパイルが必要で
あった。本発明では、「Ｋ／Ｔ」フォーマットのベクト
ルに加えて、「間接的な」ベクトルの修正も行い、同時
に、テスト・ソースコードの再コンパイルを不要にする
方法を提供することによって、この問題を解決する。本
方法は圧縮ベクトルに関して有効に働くので、ピン・カ
ードにベクトルを記憶するのに必要なＲＡＭ１１４の量
は、大幅に削減され、従って、テスト・システムのコス
トも相応じて低下することになる。
【００１５】本発明の場合、テスト・ベクトルに対する
修正は、オブジェクトコードでしか行われないので、こ
れらの修正が有効なのは、デバッグまたはテスト・セッ
ションの場合に限られ、永久ソースコードは、不変のま
まである。テスト・プログラムには、ソースコードに対
する所望の変更を施すことが可能であり、十分な時間が
得られる場合には、テスト・プログラムの再コンパイル
が行われる。さらに、全ての修正が、テスト・ベクトル
・オブジェクトコードの既存の表現に基づいて行われ
る。従って、テスト・セッションまたはデバッグ・セッ
ションを実行すると、オブジェクトコードに対して以前
に行われた修正に影響を与えることなく、テスト・オブ
ジェクトコードに対する後続の修正を積み重ねることが
可能になる。従って、後続の修正を実施する前に、ベク
トル修正記録をチェックする必要がなくなる。
修正は、オブジェクトコードでしか行われないので、こ
れらの修正が有効なのは、デバッグまたはテスト・セッ
ションの場合に限られ、永久ソースコードは、不変のま
まである。テスト・プログラムには、ソースコードに対
する所望の変更を施すことが可能であり、十分な時間が
得られる場合には、テスト・プログラムの再コンパイル
が行われる。さらに、全ての修正が、テスト・ベクトル
・オブジェクトコードの既存の表現に基づいて行われ
る。従って、テスト・セッションまたはデバッグ・セッ
ションを実行すると、オブジェクトコードに対して以前
に行われた修正に影響を与えることなく、テスト・オブ
ジェクトコードに対する後続の修正を積み重ねることが
可能になる。従って、後続の修正を実施する前に、ベク
トル修正記録をチェックする必要がなくなる。
【００１６】
【実施例】図１には、本発明の方法を具現化した典型的
な自動回路テスト・システム１００が示されている。テ
スト・システム１００は、シーケンサ１１０と呼ばれる
主装置と、ピン・カード１２０と呼ばれる外部装置から
構成される。シーケンサ１１０は、テストを受ける回路
１４０に加えられるデータの制御信号を送り出す。シー
ケンサ１１０は、バス１１３を介してランダム・アクセ
ス・メモリ（ＲＡＭ）１１４に結合されたコンピュータ
によって制御され、該ＲＡＭは、「プログラムＲＡＭ１
１６」と「シーケンスＲＡＭ１１８」に分割される。シ
ーケンサ１１０は、ケーブル１１９を介して、テスト・
ベクトルを記憶するためのベクトルＲＡＭ１３０を含む
ピン・カード１２０に接続されている。ピン・カード１
２０は、複数のコネクタ・テスト・ピン１３４を介して
テストを受ける回路１４０に接続されている。
な自動回路テスト・システム１００が示されている。テ
スト・システム１００は、シーケンサ１１０と呼ばれる
主装置と、ピン・カード１２０と呼ばれる外部装置から
構成される。シーケンサ１１０は、テストを受ける回路
１４０に加えられるデータの制御信号を送り出す。シー
ケンサ１１０は、バス１１３を介してランダム・アクセ
ス・メモリ（ＲＡＭ）１１４に結合されたコンピュータ
によって制御され、該ＲＡＭは、「プログラムＲＡＭ１
１６」と「シーケンスＲＡＭ１１８」に分割される。シ
ーケンサ１１０は、ケーブル１１９を介して、テスト・
ベクトルを記憶するためのベクトルＲＡＭ１３０を含む
ピン・カード１２０に接続されている。ピン・カード１
２０は、複数のコネクタ・テスト・ピン１３４を介して
テストを受ける回路１４０に接続されている。
【００１７】回路テスト１４０の機能的完全性をテスト
するため、所定の組をなすテスト・ベクトル、すなわ
ち、「テスト・パターン」が、テストを受ける回路１４
０に対して適用される。この組をなすテスト・ベクトル
は、ホスト・コンピュータ（不図示）を利用して、手動
で生成されたソースコードを、自動回路テスト・システ
ム１００によって実行可能な、コンピュータに読み取る
ことのできるオブジェクトコード・テスト・ベクトルの
シーケンスにコンパイルすることによって発生される。
実行されると、ベクトルに従って、テストを受ける回路
１４０に対して信号が出力されるか、あるいは、該回路
から信号を受信することになる。
するため、所定の組をなすテスト・ベクトル、すなわ
ち、「テスト・パターン」が、テストを受ける回路１４
０に対して適用される。この組をなすテスト・ベクトル
は、ホスト・コンピュータ（不図示）を利用して、手動
で生成されたソースコードを、自動回路テスト・システ
ム１００によって実行可能な、コンピュータに読み取る
ことのできるオブジェクトコード・テスト・ベクトルの
シーケンスにコンパイルすることによって発生される。
実行されると、ベクトルに従って、テストを受ける回路
１４０に対して信号が出力されるか、あるいは、該回路
から信号を受信することになる。
【００１８】ヒューレット・パッカード社のモデル３０
６５及び３０７０といったいくつかの自動回路テストシ
ステム１００は、テスト・ベクトルを「圧縮する」こと
によって回路テスト・システム１００の効率を高めてい
る。テスト・ベクトルの圧縮は、２つの異なる案によっ
て実現する。第１に、ランダム・アクセス・メモリ（Ｒ
ＡＭ）に納められた２つのポインタ・リスト、及び、第
３の「目標」ベクトル・リストを利用して、「間接的ベ
クトル圧縮」と呼ばれる方法が実施される。「間接的」
という用語は、第１のリストのポインタが、第２のリス
トのポインタを通じて間接的に目標ベクトルを指示する
という事実を表している。第２に、「保持／トグル」
（Ｋ／Ｔ）圧縮と呼ばれる方法を利用してテスト・ベク
トルの圧縮を行うことができるが、この場合、状態
「Ｋ」及び「Ｔ」は、それぞれ、以前に適用された、あ
るいは、検出されたベクトルの論理状態を保持すべき
か、あるいは、トグルすべきかを表示するために用いら
れる。本発明は、両タイプのベクトル圧縮を用いて、回
路テスト・システムにおいてコンパイルされた（オブジ
ェクトコードの）テスト・ベクトルを修正することがで
きる。
６５及び３０７０といったいくつかの自動回路テストシ
ステム１００は、テスト・ベクトルを「圧縮する」こと
によって回路テスト・システム１００の効率を高めてい
る。テスト・ベクトルの圧縮は、２つの異なる案によっ
て実現する。第１に、ランダム・アクセス・メモリ（Ｒ
ＡＭ）に納められた２つのポインタ・リスト、及び、第
３の「目標」ベクトル・リストを利用して、「間接的ベ
クトル圧縮」と呼ばれる方法が実施される。「間接的」
という用語は、第１のリストのポインタが、第２のリス
トのポインタを通じて間接的に目標ベクトルを指示する
という事実を表している。第２に、「保持／トグル」
（Ｋ／Ｔ）圧縮と呼ばれる方法を利用してテスト・ベク
トルの圧縮を行うことができるが、この場合、状態
「Ｋ」及び「Ｔ」は、それぞれ、以前に適用された、あ
るいは、検出されたベクトルの論理状態を保持すべき
か、あるいは、トグルすべきかを表示するために用いら
れる。本発明は、両タイプのベクトル圧縮を用いて、回
路テスト・システムにおいてコンパイルされた（オブジ
ェクトコードの）テスト・ベクトルを修正することがで
きる。
【００１９】１．回路テスト・システム１００のアーキ
テクチャ 本発明の方法の理解のため、該方法を利用する回路テス
ト・システム１００のアーキテクチャについて説明を行
うことにする。ヒューレット・パッカード社のモデル３
０７０回路テスト・システム１００は、プログラムＲＡ
Ｍ１１６及びシーケンスＲＡＭ１１８を有する中央コン
ピュータ１１２と、それぞれ、ケーブル１１９によって
コンピュータ１１０に接続された１つ以上の分離された
ピン・カード１２０とから構成される。各ピン・カード
１２０は、ベクトルＲＡＭ１３０を含んでおり、それぞ
れ、テストすべき回路基板（テストを受ける回路１４
０）にテスト信号を加え、あるいは、テストを受ける回
路１４０からの出力データをモニタするために利用可能
な複数の双方向性ピンによって、テストを受ける回路１
４０に接続されるのが普通である。各テスト・ピン１３
４は、ベクトルＲＡＭ１３０に接続された複数のチャネ
ル１３２の１つに対して特有の関連付けが施されてい
る。各テスト・ピン１３４及び関連チャネルも、ベクト
ルの文字に対して特有の関連付けが施されている。ベク
トルの各文字は、関連するテスト・ピン１３４に加える
べきか、あるいは、該テスト・ピン１３４で受信するの
かという信号状態を表しており、従って、テスト・シス
テム１００における特定のチャネルに対応している。回
路基板のテストが実施可能になる前に、プログラムＲＡ
Ｍ１１６には、コンパイルされたテスト・プログラムが
ロードされる。次に、シーケンスＲＡＭ１１８に、ベク
トルＲＡＭ１３０で実行すべき１組のベクトルのアドレ
スがロードされ、ベクトルＲＡＭ１３０には、実行すべ
き実際のベクトルがロードされる。
テクチャ 本発明の方法の理解のため、該方法を利用する回路テス
ト・システム１００のアーキテクチャについて説明を行
うことにする。ヒューレット・パッカード社のモデル３
０７０回路テスト・システム１００は、プログラムＲＡ
Ｍ１１６及びシーケンスＲＡＭ１１８を有する中央コン
ピュータ１１２と、それぞれ、ケーブル１１９によって
コンピュータ１１０に接続された１つ以上の分離された
ピン・カード１２０とから構成される。各ピン・カード
１２０は、ベクトルＲＡＭ１３０を含んでおり、それぞ
れ、テストすべき回路基板（テストを受ける回路１４
０）にテスト信号を加え、あるいは、テストを受ける回
路１４０からの出力データをモニタするために利用可能
な複数の双方向性ピンによって、テストを受ける回路１
４０に接続されるのが普通である。各テスト・ピン１３
４は、ベクトルＲＡＭ１３０に接続された複数のチャネ
ル１３２の１つに対して特有の関連付けが施されてい
る。各テスト・ピン１３４及び関連チャネルも、ベクト
ルの文字に対して特有の関連付けが施されている。ベク
トルの各文字は、関連するテスト・ピン１３４に加える
べきか、あるいは、該テスト・ピン１３４で受信するの
かという信号状態を表しており、従って、テスト・シス
テム１００における特定のチャネルに対応している。回
路基板のテストが実施可能になる前に、プログラムＲＡ
Ｍ１１６には、コンパイルされたテスト・プログラムが
ロードされる。次に、シーケンスＲＡＭ１１８に、ベク
トルＲＡＭ１３０で実行すべき１組のベクトルのアドレ
スがロードされ、ベクトルＲＡＭ１３０には、実行すべ
き実際のベクトルがロードされる。
【００２０】プログラムＲＡＭ１１６には、テストを受
ける回路１４０にどのテスト・ベクトルを適用し、その
適用シーケンスをどうするかについて決定する２タイプ
の指令が納められている。第１のタイプの指令は、テス
トを受ける回路１４０に単一のベクトルを加える指令で
あり、ＡＰＰＬＹ指令と呼ばれる。第２のタイプの指令
は、シーケンスＲＡＭ１１８に順次記憶されたｎ個の項
目（エントリ）によって指示されるｎ個のベクトルを適
用するための指令であり、ＳＥＮＤ ＬＩＮＥＡＲ Ｓ
ＥＱＵＥＮＣＥ指令と呼ばれる。
ける回路１４０にどのテスト・ベクトルを適用し、その
適用シーケンスをどうするかについて決定する２タイプ
の指令が納められている。第１のタイプの指令は、テス
トを受ける回路１４０に単一のベクトルを加える指令で
あり、ＡＰＰＬＹ指令と呼ばれる。第２のタイプの指令
は、シーケンスＲＡＭ１１８に順次記憶されたｎ個の項
目（エントリ）によって指示されるｎ個のベクトルを適
用するための指令であり、ＳＥＮＤ ＬＩＮＥＡＲ Ｓ
ＥＱＵＥＮＣＥ指令と呼ばれる。
【００２１】図２には、圧縮ベクトルを利用した典型的
な回路テスト・システム１００におけるプログラムＲＡ
Ｍ１１６の指令、シーケンスＲＡＭ１１８の項目、及
び、ベクトルＲＡＭ１３０のベクトル間の関係を示して
いる。ＡＰＰＬＹ指令及びＳＥＮＤ ＬＩＮＥＡＲ Ｓ
ＥＱＵＥＮＣＥ指令は、両方とも、シーケンスＲＡＭ１
１８に対応する項目のアドレスを含む目標オペランドを
備えており、ＳＥＮＤＬＩＮＥＡＲ ＳＥＱＵＥＮＣＥ
指令は、さらに、指令の実行時に用いられるベクトル数
のカウントを含むオペランドを備えている。ＳＥＮＤ
ＬＩＮＥＡＲＳＥＱＵＥＮＣＥ指令は、「ＳＬＳ ｎ，
ｍ」として省略されるが、ｎは、適用されるベクトル数
であり、ｍは、シーケンスＲＡＭ１１８における項目の
アドレスである。ＡＰＰＬＹ指令及びＳＥＮＤ ＬＩＮ
ＥＡＲ ＳＥＱＵＥＮＣＥ指令の両方におけるアドレス
・オペランドに対応するシーケンスＲＡＭ１１８の項目
には、テストを受ける回路１４０に加えられるベクトル
のベクトルＲＡＭ１３０におけるアドレスが含まれてい
る。
な回路テスト・システム１００におけるプログラムＲＡ
Ｍ１１６の指令、シーケンスＲＡＭ１１８の項目、及
び、ベクトルＲＡＭ１３０のベクトル間の関係を示して
いる。ＡＰＰＬＹ指令及びＳＥＮＤ ＬＩＮＥＡＲ Ｓ
ＥＱＵＥＮＣＥ指令は、両方とも、シーケンスＲＡＭ１
１８に対応する項目のアドレスを含む目標オペランドを
備えており、ＳＥＮＤＬＩＮＥＡＲ ＳＥＱＵＥＮＣＥ
指令は、さらに、指令の実行時に用いられるベクトル数
のカウントを含むオペランドを備えている。ＳＥＮＤ
ＬＩＮＥＡＲＳＥＱＵＥＮＣＥ指令は、「ＳＬＳ ｎ，
ｍ」として省略されるが、ｎは、適用されるベクトル数
であり、ｍは、シーケンスＲＡＭ１１８における項目の
アドレスである。ＡＰＰＬＹ指令及びＳＥＮＤ ＬＩＮ
ＥＡＲ ＳＥＱＵＥＮＣＥ指令の両方におけるアドレス
・オペランドに対応するシーケンスＲＡＭ１１８の項目
には、テストを受ける回路１４０に加えられるベクトル
のベクトルＲＡＭ１３０におけるアドレスが含まれてい
る。
【００２２】図２を参照すると明らかなように、プログ
ラムＲＡＭ１１６における「ＡＰＰＬＹ２」指令２１０
は、アドレス・オペランド「２」を備えており、このオ
ペランドは、シーケンスＲＡＭ１１８における「２」の
アドレスを備えた項目２２０に対応する。このシーケン
スＲＡＭ１１８における項目２２０は、値１１を有する
が、この値は、ベクトルＲＡＭ１３０における「１１」
のアドレスを備えたベクトル２３０に対応する。プログ
ラムＲＡＭ１１６における「ＳＬＳ２、４」指令２４０
は、アドレス・オペランド「４」及びカウント・オペラ
ンド「２」を備えている。このアドレス・オペランド
は、シーケンスＲＡＭ１１８におけるアドレス「４」を
有する項目２５０に対応するものであり、このカウント
・オペランドは、テストを受ける回路に対して、ベクト
ルＲＡＭ１３０における２つの「目標」ベクトル２７
０、２８０を適用すべきであることを示すものである。
該目標ベクトル２７０、２８０の位置は、アドレス
「４」に配置されたシーケンスＲＡＭ１１８の項目２５
０で始まる、シーケンスＲＡＭ１１８の２つの順次項目
２５０、２６０によってアドレス指定されるベクトルを
参照することによって突き止められる。シーケンスＲＡ
Ｍ１１８の項目２５０、２６０は、オペランド値「１
４」及び「１５」を有しており、これらは、それぞれ、
ベクトルＲＡＭ１３０における目標ベクトル「ＴＴＴ
Ｋ」２７０及び「ＴＴＫＫ」２８０のアドレスに対応し
ているという点に留意されたい。
ラムＲＡＭ１１６における「ＡＰＰＬＹ２」指令２１０
は、アドレス・オペランド「２」を備えており、このオ
ペランドは、シーケンスＲＡＭ１１８における「２」の
アドレスを備えた項目２２０に対応する。このシーケン
スＲＡＭ１１８における項目２２０は、値１１を有する
が、この値は、ベクトルＲＡＭ１３０における「１１」
のアドレスを備えたベクトル２３０に対応する。プログ
ラムＲＡＭ１１６における「ＳＬＳ２、４」指令２４０
は、アドレス・オペランド「４」及びカウント・オペラ
ンド「２」を備えている。このアドレス・オペランド
は、シーケンスＲＡＭ１１８におけるアドレス「４」を
有する項目２５０に対応するものであり、このカウント
・オペランドは、テストを受ける回路に対して、ベクト
ルＲＡＭ１３０における２つの「目標」ベクトル２７
０、２８０を適用すべきであることを示すものである。
該目標ベクトル２７０、２８０の位置は、アドレス
「４」に配置されたシーケンスＲＡＭ１１８の項目２５
０で始まる、シーケンスＲＡＭ１１８の２つの順次項目
２５０、２６０によってアドレス指定されるベクトルを
参照することによって突き止められる。シーケンスＲＡ
Ｍ１１８の項目２５０、２６０は、オペランド値「１
４」及び「１５」を有しており、これらは、それぞれ、
ベクトルＲＡＭ１３０における目標ベクトル「ＴＴＴ
Ｋ」２７０及び「ＴＴＫＫ」２８０のアドレスに対応し
ているという点に留意されたい。
【００２３】２．「間接的」圧縮ベクトルの修正 図３には、テストを受ける回路１４０に順次適用される
ベクトル３００の第１のリストと、「間接的」タイプの
ベクトル圧縮を用いたシステムにおける対応するプログ
ラムＲＡＭ１１６のデータ、シーケンスＲＡＭ１１８の
データ、及び、ベクトルＲＡＭ１３０のデータが示され
ている。このタイプのベクトル圧縮は、実行すべき（ベ
クトルＲＡＭ１３０において）目標ベクトルが、目標ベ
クトルのアドレスを含む中間リスト（シーケンスＲＡＭ
１１８）を介して間接的に参照されるので、「間接的」
圧縮と呼ばれる。第１のリスト３００が、冗長ベクトル
を含んでおり、第２の４つのベクトル（番号５、６、
７、８）は、第１の４つのベクトル（番号１、２、３、
４）と同一である。プログラムＲＡＭ１１６における第
１の指令３１０は、「ＳＬＳ ４、１」である。これ
は、カウント・オペランド「４」と、アドレス・オペラ
ンド「１」を備えたＳＥＮＤ ＬＩＮＥＡＲ ＳＥＱＵ
ＥＮＣＥ指令である。この指令によって、アドレス１に
位置するシーケンスＲＡＭ１１８の項目３２０で始ま
る、シーケンスＲＡＭ１１８の４つの順次項目に対応す
るベクトルＲＡＭ１３０のベクトル３３０、３３２、３
３４、３３６が実行される。シーケンスＲＡＭ１１８に
ついて言及すると、アドレス１で始まる４つの順次項目
３２０、３２２、３２４、３２６は、それぞれ、オペラ
ンド値１１、１２、１３、及び、１４を有している。こ
れらの値は、ベクトルＲＡＭ１３０に示す４つのベクト
ル３３０、３３２、３３４、３３６のアドレスである。
ベクトルＲＡＭ１３０の４つの目標ベクトル３３０、３
３２、３３４、３３６に対応する２つのＳＬＳ４、１の
実行は、８つのベクトルの全リスト３００を（テストを
受ける回路１４０に対して）適用するのに十分であり、
従って、ベクトルＲＡＭ１３０における非圧縮ベクトル
・システムの場合よりも利用する位置が４つ少なくな
る。
ベクトル３００の第１のリストと、「間接的」タイプの
ベクトル圧縮を用いたシステムにおける対応するプログ
ラムＲＡＭ１１６のデータ、シーケンスＲＡＭ１１８の
データ、及び、ベクトルＲＡＭ１３０のデータが示され
ている。このタイプのベクトル圧縮は、実行すべき（ベ
クトルＲＡＭ１３０において）目標ベクトルが、目標ベ
クトルのアドレスを含む中間リスト（シーケンスＲＡＭ
１１８）を介して間接的に参照されるので、「間接的」
圧縮と呼ばれる。第１のリスト３００が、冗長ベクトル
を含んでおり、第２の４つのベクトル（番号５、６、
７、８）は、第１の４つのベクトル（番号１、２、３、
４）と同一である。プログラムＲＡＭ１１６における第
１の指令３１０は、「ＳＬＳ ４、１」である。これ
は、カウント・オペランド「４」と、アドレス・オペラ
ンド「１」を備えたＳＥＮＤ ＬＩＮＥＡＲ ＳＥＱＵ
ＥＮＣＥ指令である。この指令によって、アドレス１に
位置するシーケンスＲＡＭ１１８の項目３２０で始ま
る、シーケンスＲＡＭ１１８の４つの順次項目に対応す
るベクトルＲＡＭ１３０のベクトル３３０、３３２、３
３４、３３６が実行される。シーケンスＲＡＭ１１８に
ついて言及すると、アドレス１で始まる４つの順次項目
３２０、３２２、３２４、３２６は、それぞれ、オペラ
ンド値１１、１２、１３、及び、１４を有している。こ
れらの値は、ベクトルＲＡＭ１３０に示す４つのベクト
ル３３０、３３２、３３４、３３６のアドレスである。
ベクトルＲＡＭ１３０の４つの目標ベクトル３３０、３
３２、３３４、３３６に対応する２つのＳＬＳ４、１の
実行は、８つのベクトルの全リスト３００を（テストを
受ける回路１４０に対して）適用するのに十分であり、
従って、ベクトルＲＡＭ１３０における非圧縮ベクトル
・システムの場合よりも利用する位置が４つ少なくな
る。
【００２４】上記の事例は、例えば、ベクトルＲＡＭ１
３０においてベクトル２（３０２、３３２）の修正を必
要とする場合には、問題の生じることを表すのに十分で
ある。ベクトル２（３３２）は、ベクトルＲＡＭ１３０
のアドレス１２に位置するベクトルであるが、あいに
く、これも、第２のＳＬＳ４、１指令３１２が元のリス
ト３００のベクトル６（３０６）を実行しようとする場
合に、実行されるベクトルである。従って、問題は、ベ
クトルＲＡＭ１３０においてベクトル２（３１２）を修
正すると、ベクトル６（３０６）も修正されることにな
るということである。本発明は、下記方法を利用してこ
の問題を解決するものである。
３０においてベクトル２（３０２、３３２）の修正を必
要とする場合には、問題の生じることを表すのに十分で
ある。ベクトル２（３３２）は、ベクトルＲＡＭ１３０
のアドレス１２に位置するベクトルであるが、あいに
く、これも、第２のＳＬＳ４、１指令３１２が元のリス
ト３００のベクトル６（３０６）を実行しようとする場
合に、実行されるベクトルである。従って、問題は、ベ
クトルＲＡＭ１３０においてベクトル２（３１２）を修
正すると、ベクトル６（３０６）も修正されることにな
るということである。本発明は、下記方法を利用してこ
の問題を解決するものである。
【００２５】３．「保持／トグル」圧縮ベクトルの修正 「保持／トグル」（Ｋ／Ｔ）圧縮に関する問題は、ベク
トルの修正時に、「リップル効果」が生じるということ
である。例えば、ベクトルの下記シーケンスは、１１の
テスト・サイクル（すなわち、ベクトル・シーケンス番
号１〜１１）においてテスト・ピン２に加えられる信号
を表している。文字「ｘ」は、ピン１、３、及び、４を
表しており、これらのピンに加えられる実際の信号は、
分かりやすくするため、省略されている。 （１） ｘ１ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ１ｘｘ
トルの修正時に、「リップル効果」が生じるということ
である。例えば、ベクトルの下記シーケンスは、１１の
テスト・サイクル（すなわち、ベクトル・シーケンス番
号１〜１１）においてテスト・ピン２に加えられる信号
を表している。文字「ｘ」は、ピン１、３、及び、４を
表しており、これらのピンに加えられる実際の信号は、
分かりやすくするため、省略されている。 （１） ｘ１ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ１ｘｘ
【００２６】このベクトルシーケンスは、Ｋ／Ｔフォー
マットによって次のように表すことができる。 （２） ｘ１ｘｘ ｘＴｘｘ ｘＫｘｘ ｘＴｘｘ ｘＫｘｘ ｘＴｘｘ ｘＫｘｘ ｘＫｘｘ ｘＴｘｘ ｘＴｘｘ ｘＴｘｘ
マットによって次のように表すことができる。 （２） ｘ１ｘｘ ｘＴｘｘ ｘＫｘｘ ｘＴｘｘ ｘＫｘｘ ｘＴｘｘ ｘＫｘｘ ｘＫｘｘ ｘＴｘｘ ｘＴｘｘ ｘＴｘｘ
【００２７】「Ｔ」は、以前の信号の状態を反転し、
「Ｋ」は、以前の状態を保持するという点に留意された
い。シーケンス番号３におけるピン２の状態を「１」に
修正すべき場合、Ｋ／Ｔ形式のベクトル・シーケンス
は、 （３） ｘ１ｘｘ ｘＴｘｘ ｘ１ｘｘ ｘＴｘｘ ｘＫｘｘ ｘＴｘｘ ｘＫｘｘ ｘＫｘｘ ｘＴｘｘ ｘＴｘｘ ｘＴｘｘ
「Ｋ」は、以前の状態を保持するという点に留意された
い。シーケンス番号３におけるピン２の状態を「１」に
修正すべき場合、Ｋ／Ｔ形式のベクトル・シーケンス
は、 （３） ｘ１ｘｘ ｘＴｘｘ ｘ１ｘｘ ｘＴｘｘ ｘＫｘｘ ｘＴｘｘ ｘＫｘｘ ｘＫｘｘ ｘＴｘｘ ｘＴｘｘ ｘＴｘｘ
【００２８】この結果、下記のベクトル・シーケンスが
得られる。 （４） ｘ１ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ１ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ０ｘｘ
得られる。 （４） ｘ１ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ１ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ０ｘｘ
【００２９】シーケンス番号３に続くピン２に関する各
信号状態は、シーケンス番号３において行われた信号状
態の変更のために、反転している点に留意のこと。本発
明では、修正される状態に続く信号状態を条件付きで反
転することによって、この問題を解決している。図４
は、Ｋ／Ｔ形式のベクトルが修正を施されたベクトルに
後続する場合に生じる可能性のある、後続の信号状態の
反転を補償するための方法を示すフロー・チャートであ
る。下記の操作は、全て、局所ＲＡＭ１１５を利用し、
シーケンサ・コンピュータ１１２によって実施される。
所定のテストに関する全てのベクトルがベクトルＲＡＭ
１３０にダウン・ロードされるものと仮定する。ステッ
プ４００において、元のテスト・ベクトルの現在の状態
が保管される。記号ｎは、ベクトルシーケンス番号を表
し、ベクトルシーケンス番号は、テストを受ける回路１
４０に適用されるテスト・ベクトルの順番を表している
ので、ベクトルｎの次にベクトル（ｎ＋１）が、その次
に・・・が実施されることになる。
信号状態は、シーケンス番号３において行われた信号状
態の変更のために、反転している点に留意のこと。本発
明では、修正される状態に続く信号状態を条件付きで反
転することによって、この問題を解決している。図４
は、Ｋ／Ｔ形式のベクトルが修正を施されたベクトルに
後続する場合に生じる可能性のある、後続の信号状態の
反転を補償するための方法を示すフロー・チャートであ
る。下記の操作は、全て、局所ＲＡＭ１１５を利用し、
シーケンサ・コンピュータ１１２によって実施される。
所定のテストに関する全てのベクトルがベクトルＲＡＭ
１３０にダウン・ロードされるものと仮定する。ステッ
プ４００において、元のテスト・ベクトルの現在の状態
が保管される。記号ｎは、ベクトルシーケンス番号を表
し、ベクトルシーケンス番号は、テストを受ける回路１
４０に適用されるテスト・ベクトルの順番を表している
ので、ベクトルｎの次にベクトル（ｎ＋１）が、その次
に・・・が実施されることになる。
【００３０】ステップ４１０において、ベクトルｎは、
コンパイルされたテスト・プログラムの「バグ」を補正
するため、修正されるのが普通である。さらに、ステッ
プ４２０では、修正されたベクトルと保管された元のベ
クトルを比較して、修正が実際に行われたか確認が行わ
れる。２つのベクトル・バージョン間において、文字毎
の（ピン毎の）比較を行うことによって、元のベクトル
のどの文字に修正を施されているかが判定される。ステ
ップ４３０において、状態の修正が検出されなければ、
それ以上のアクションは不要であり、ステップ４６０に
おいてプログラムから出る。別様、すなわち、状態の修
正が検出される場合、ステップ４４０において、修正さ
れたベクトルｎにおける修正文字に対応するベクトル
（ｎ＋１）の各文字を検査して、ベクトル（ｎ＋１）の
文字が「Ｋ」と「Ｔ」のいずれかであるかが判定され
る。検査を受ける文字の全てが、「絶対」ベクトル文字
の場合、すなわち、２進数「０」または「１」の場合、
ベクトル（ｎ＋１）に修正を加える必要はなく、ステッ
プ４６０において、プログラムから出る。定義によれ
ば、絶対ベクトル文字の状態は、その以前の状態とは無
関係であるので、絶対ベクトルは、先行シーケンス番号
を備えたベクトルに対して施された状態の修正を補償す
る必要がない。
コンパイルされたテスト・プログラムの「バグ」を補正
するため、修正されるのが普通である。さらに、ステッ
プ４２０では、修正されたベクトルと保管された元のベ
クトルを比較して、修正が実際に行われたか確認が行わ
れる。２つのベクトル・バージョン間において、文字毎
の（ピン毎の）比較を行うことによって、元のベクトル
のどの文字に修正を施されているかが判定される。ステ
ップ４３０において、状態の修正が検出されなければ、
それ以上のアクションは不要であり、ステップ４６０に
おいてプログラムから出る。別様、すなわち、状態の修
正が検出される場合、ステップ４４０において、修正さ
れたベクトルｎにおける修正文字に対応するベクトル
（ｎ＋１）の各文字を検査して、ベクトル（ｎ＋１）の
文字が「Ｋ」と「Ｔ」のいずれかであるかが判定され
る。検査を受ける文字の全てが、「絶対」ベクトル文字
の場合、すなわち、２進数「０」または「１」の場合、
ベクトル（ｎ＋１）に修正を加える必要はなく、ステッ
プ４６０において、プログラムから出る。定義によれ
ば、絶対ベクトル文字の状態は、その以前の状態とは無
関係であるので、絶対ベクトルは、先行シーケンス番号
を備えたベクトルに対して施された状態の修正を補償す
る必要がない。
【００３１】ベクトル（ｎ＋１）において検査される、
対応する文字が、「Ｋ」または「Ｔ」の場合、ステップ
４５０において、文字の状態が反転される。下記の例で
は、Ｋ／Ｔベクトル文字の反転、すなわち、トグルによ
って、以前に実行されたベクトルに対して施された状態
の変更がいかに補償されるかが示される。前例の場合、
ピン２は、シーケンス番号３で修正されたので、シーケ
ンス番号４の文字を検査しなければならない。この文字
は、「Ｔ」であり、従って、トグルしなければならない
（文字が「Ｋ」の場合、同様に、トグルが必要にな
る）。ピン２について「Ｔ」から「Ｋ」にトグルする
と、シーケンス番号４は、次のようになる。 （５） ｘ１ｘｘ ｘＴｘｘ ｘ１ｘｘ ｘＫｘｘ ｘＫｘｘ ｘＴｘｘ ｘＫｘｘ ｘＫｘｘ ｘＴｘｘ ｘＴｘｘ ｘＴｘｘ
対応する文字が、「Ｋ」または「Ｔ」の場合、ステップ
４５０において、文字の状態が反転される。下記の例で
は、Ｋ／Ｔベクトル文字の反転、すなわち、トグルによ
って、以前に実行されたベクトルに対して施された状態
の変更がいかに補償されるかが示される。前例の場合、
ピン２は、シーケンス番号３で修正されたので、シーケ
ンス番号４の文字を検査しなければならない。この文字
は、「Ｔ」であり、従って、トグルしなければならない
（文字が「Ｋ」の場合、同様に、トグルが必要にな
る）。ピン２について「Ｔ」から「Ｋ」にトグルする
と、シーケンス番号４は、次のようになる。 （５） ｘ１ｘｘ ｘＴｘｘ ｘ１ｘｘ ｘＫｘｘ ｘＫｘｘ ｘＴｘｘ ｘＫｘｘ ｘＫｘｘ ｘＴｘｘ ｘＴｘｘ ｘＴｘｘ
【００３２】この結果、下記のベクトル・シーケンスが
得られる。 （６） ｘ１ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ１ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ１ｘｘ これで、シーケンス番号３の後のピン番号２に関する状
態が、元の値に復元されたという点に留意されたい。下
記の表には、比較し易いように、上述の信号及びパター
ン（１）〜（６）が近づけて示されている。
得られる。 （６） ｘ１ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ１ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ０ｘｘ ｘ１ｘｘ ｘ０ｘｘ ｘ１ｘｘ これで、シーケンス番号３の後のピン番号２に関する状
態が、元の値に復元されたという点に留意されたい。下
記の表には、比較し易いように、上述の信号及びパター
ン（１）〜（６）が近づけて示されている。
【００３３】
【表１】
【００３４】図５には、図３に記載されたものと同じ組
をなすベクトルであるが、図５のベクトルは、「Ｋ／
Ｔ」フォーマットで表されている。対応するプログラム
ＲＡＭ１１６のデータ、シーケンスＲＡＭ１１８のデー
タ、及び、ベクトルＲＡＭ１３０のデータも示されてい
る。ベクトル番号２、４、６、８（それぞれ、５０２、
５０４、５０６、５０８）は、単一ベクトル「ＫＫＴ
Ｔ」によって表すことが可能である。この例から分かる
ように（図３との比較によって）、ベクトルＲＡＭ１３
０は、間接的ベクトル圧縮に加え、「Ｋ／Ｔ」圧縮を利
用して圧縮効率を高めた。ＳＬＳ２、２指令５１０が、
図３のＳＬＳ４、１指令３１０に取って代わり、この結
果、シーケンスＲＡＭ１１８の項目が１つ少なくなり、
従って、ベクトルＲＡＭ１３０のベクトルも１つ少なく
なる。ただし、ベクトルＲＡＭ１３０においてベクトル
の修正を行うべき場合には、この形式の圧縮によって別
の問題が生じることになる。ベクトル２、３、及び、４
（５０２、５０３、５０４）が導き出されるので（「Ｋ
／Ｔ」フォーマットにより）、ベクトル１（５０１）を
修正すると、後続する全てのベクトルが（絶対ベクトル
が実行されるまで）不適正な修正を施されることにな
る。
をなすベクトルであるが、図５のベクトルは、「Ｋ／
Ｔ」フォーマットで表されている。対応するプログラム
ＲＡＭ１１６のデータ、シーケンスＲＡＭ１１８のデー
タ、及び、ベクトルＲＡＭ１３０のデータも示されてい
る。ベクトル番号２、４、６、８（それぞれ、５０２、
５０４、５０６、５０８）は、単一ベクトル「ＫＫＴ
Ｔ」によって表すことが可能である。この例から分かる
ように（図３との比較によって）、ベクトルＲＡＭ１３
０は、間接的ベクトル圧縮に加え、「Ｋ／Ｔ」圧縮を利
用して圧縮効率を高めた。ＳＬＳ２、２指令５１０が、
図３のＳＬＳ４、１指令３１０に取って代わり、この結
果、シーケンスＲＡＭ１１８の項目が１つ少なくなり、
従って、ベクトルＲＡＭ１３０のベクトルも１つ少なく
なる。ただし、ベクトルＲＡＭ１３０においてベクトル
の修正を行うべき場合には、この形式の圧縮によって別
の問題が生じることになる。ベクトル２、３、及び、４
（５０２、５０３、５０４）が導き出されるので（「Ｋ
／Ｔ」フォーマットにより）、ベクトル１（５０１）を
修正すると、後続する全てのベクトルが（絶対ベクトル
が実行されるまで）不適正な修正を施されることにな
る。
【００３５】圧縮ベクトルフォーマットを用いた以前の
システムの場合、新しい１組のテスト・ベクトルを生成
するには、テスト原始コードの再コンパイルが必要であ
った。本発明は、「Ｋ／Ｔ」フォーマット・ベクトル、
及び、「間接的」フォーマット・ベクトルを修正し、テ
スト・ソースコードを再コンパイルしなくても済むよう
にする方法を規定する。
システムの場合、新しい１組のテスト・ベクトルを生成
するには、テスト原始コードの再コンパイルが必要であ
った。本発明は、「Ｋ／Ｔ」フォーマット・ベクトル、
及び、「間接的」フォーマット・ベクトルを修正し、テ
スト・ソースコードを再コンパイルしなくても済むよう
にする方法を規定する。
【００３６】４．一般的な場合における圧縮ベクトルの
修正方法 図６に示すベクトルのリスト６００は、図３に示すベク
トルのリスト３００と同じものである。「間接的」フォ
ーマット、あるいは、「間接的」フォーマットと「Ｋ／
Ｔ」フォーマットの両方で圧縮されたベクトルを修正す
るため、ベクトル２（シーケンス番号２）〔６０２〕に
おけるピン１（文字番号１）〔６０１〕が修正される下
記の例において、本方法の実施が示されている。ベクト
ル２（６０２）は、ベクトルＲＡＭ１３０において、目
標ベクトル「ＫＫＴＴ」６１２（目標ベクトル１２）で
表されている。 （ａ）まず、修正すべきベクトルｎのコピーｎ’を生成
し、このコピーｎ’をベクトルＲＡＭ１３０に記憶する
ことによって、新しいベクトルｎ’が、ベクトルＲＡＭ
１３０に生成される。
修正方法 図６に示すベクトルのリスト６００は、図３に示すベク
トルのリスト３００と同じものである。「間接的」フォ
ーマット、あるいは、「間接的」フォーマットと「Ｋ／
Ｔ」フォーマットの両方で圧縮されたベクトルを修正す
るため、ベクトル２（シーケンス番号２）〔６０２〕に
おけるピン１（文字番号１）〔６０１〕が修正される下
記の例において、本方法の実施が示されている。ベクト
ル２（６０２）は、ベクトルＲＡＭ１３０において、目
標ベクトル「ＫＫＴＴ」６１２（目標ベクトル１２）で
表されている。 （ａ）まず、修正すべきベクトルｎのコピーｎ’を生成
し、このコピーｎ’をベクトルＲＡＭ１３０に記憶する
ことによって、新しいベクトルｎ’が、ベクトルＲＡＭ
１３０に生成される。
【００３７】図７を参照すると、ベクトルｎ’７１４
は、ベクトルｎ（６１２、７１２）をコピーすることに
よって生成される。この場合、ベクトルｎ（６１２、７
１２）は、「Ｋ／Ｔ」フォーマットによるベクトル２
（６０２）であり、これは、目標ベクトル１２（６１
２、７１２）である。 （ｂ）次に、その目標として修正すべきベクトルを備え
る指令が、プログラムＲＡＭ１１６に配置される。
は、ベクトルｎ（６１２、７１２）をコピーすることに
よって生成される。この場合、ベクトルｎ（６１２、７
１２）は、「Ｋ／Ｔ」フォーマットによるベクトル２
（６０２）であり、これは、目標ベクトル１２（６１
２、７１２）である。 （ｂ）次に、その目標として修正すべきベクトルを備え
る指令が、プログラムＲＡＭ１１６に配置される。
【００３８】本例の場合、その目標として修正すべきベ
クトル６１２を備える指令６１０は、プログラムＲＡＭ
１１６における第１のＳＬＳ２、２指令６１０（ＳＥＮ
ＤＬＩＮＥＡＲ ＳＥＱＵＥＮＣＥ−−カウント＝２、
アドレス＝２）である。ＳＬＳ２、２指令６１０によっ
てアドレス指定されたシーケンスＲＡＭ１１８の項目６
２０は、アドレス２に配置されており、この項目６２０
は、ベクトルＲＡＭ１３０の目標ベクトル１２（６１
２）に対応するアドレス・オペランド「１２」を備えて
いる。 （ｃ）プログラムＲＡＭ１１６に配置された指令が、
「ＳＬＳ」タイプの指令の場合、その指令内において修
正すべき目標ベクトル（ベクトルｎ）を参照する場所に
従って、該指令の分割が行われる。
クトル６１２を備える指令６１０は、プログラムＲＡＭ
１１６における第１のＳＬＳ２、２指令６１０（ＳＥＮ
ＤＬＩＮＥＡＲ ＳＥＱＵＥＮＣＥ−−カウント＝２、
アドレス＝２）である。ＳＬＳ２、２指令６１０によっ
てアドレス指定されたシーケンスＲＡＭ１１８の項目６
２０は、アドレス２に配置されており、この項目６２０
は、ベクトルＲＡＭ１３０の目標ベクトル１２（６１
２）に対応するアドレス・オペランド「１２」を備えて
いる。 （ｃ）プログラムＲＡＭ１１６に配置された指令が、
「ＳＬＳ」タイプの指令の場合、その指令内において修
正すべき目標ベクトル（ベクトルｎ）を参照する場所に
従って、該指令の分割が行われる。
【００３９】（１）目標ベクトルｎが、「ＳＬＳ」タイ
プの指令において参照される最初のベクトルの場合、Ｓ
ＬＳ指令は、新しいＡＰＰＬＹ指令と新しいＳＬＳ指令
に分割される。ＳＬＳ指令のアドレス・オペランドは、
１だけインクリメントされ、ＳＬＳカウント・オペラン
ドは、１だけデクリメントされる。 （２）目標ベクトルｎが、ＳＬＳ指令において参照され
る最初のベクトルでも、最後のベクトルでもなければ、
ＳＬＳは、リーディングＳＬＳ、目標ベクトルのための
ＡＰＰＬＹ指令、及び、トレーリングＳＬＳに分割され
る。リーディングＳＬＳのカウント・オペランドは、目
標ベクトルに先行する参照ベクトルの数と等しくなるよ
うにセットされ、トレーリングＳＬＳカウント・オペラ
ンドは、元のＳＬＳにおける残りの参照ベクトル数に等
しくなるようにセットされる。トレーリングＳＬＳアド
レス・オペランドは、目標ベクトルに後続する元のＳＬ
Ｓにおける次の参照ベクトルのアドレスにセットされ
る。
プの指令において参照される最初のベクトルの場合、Ｓ
ＬＳ指令は、新しいＡＰＰＬＹ指令と新しいＳＬＳ指令
に分割される。ＳＬＳ指令のアドレス・オペランドは、
１だけインクリメントされ、ＳＬＳカウント・オペラン
ドは、１だけデクリメントされる。 （２）目標ベクトルｎが、ＳＬＳ指令において参照され
る最初のベクトルでも、最後のベクトルでもなければ、
ＳＬＳは、リーディングＳＬＳ、目標ベクトルのための
ＡＰＰＬＹ指令、及び、トレーリングＳＬＳに分割され
る。リーディングＳＬＳのカウント・オペランドは、目
標ベクトルに先行する参照ベクトルの数と等しくなるよ
うにセットされ、トレーリングＳＬＳカウント・オペラ
ンドは、元のＳＬＳにおける残りの参照ベクトル数に等
しくなるようにセットされる。トレーリングＳＬＳアド
レス・オペランドは、目標ベクトルに後続する元のＳＬ
Ｓにおける次の参照ベクトルのアドレスにセットされ
る。
【００４０】（３）目標ベクトルｎが、ＳＬＳ指令にお
ける最後のベクトルである場合、ＳＬＳは、リーディン
グＳＬＳとＡＰＰＬＹに分割される。ＳＬＳカウント・
オペランドは、１だけデクリメントされる。 （４）目標ベクトルｎが、ＡＰＰＬＹ指令の目標である
場合、分割は行われない。適合する新しいベクトルを指
示するため、ＡＰＰＬＹアドレス・オペランドが変更さ
れる。
ける最後のベクトルである場合、ＳＬＳは、リーディン
グＳＬＳとＡＰＰＬＹに分割される。ＳＬＳカウント・
オペランドは、１だけデクリメントされる。 （４）目標ベクトルｎが、ＡＰＰＬＹ指令の目標である
場合、分割は行われない。適合する新しいベクトルを指
示するため、ＡＰＰＬＹアドレス・オペランドが変更さ
れる。
【００４１】（５）上記（１）〜（４）の場合、ＡＰＰ
ＬＹ指令のために新しいシーケンスＲＡＭ１１８項目が
生成される。 （ｄ）次に、分割された指令から生じる追加指令を収容
するため、ＡＰＰＬＹ指令に続く全てのプログラム内容
が位置１つ分だけシフト・ダウンされる。ただし、修正
すべきベクトルがＡＰＰＬＹ指令の目標であれば、その
場合、分割は行われないので、シフトは、生じない。新
しいシーケンスＲＡＭ１１８のアドレス・オペランド
は、ベクトルＲＡＭ１３０におけるベクトルｎ’を指示
するようにセットされ、ＡＰＰＬＹ指令のアドレス・オ
ペランドは、シーケンスＲＡＭ１１８における新しい項
目を指示するようにセットされる。 （ｅ）分割によって、カウント・オペランド１を有する
トレーリングまたはリーディングＳＬＳ指令が生じる場
合、ＳＬＳ１、ｍ指令（ここで、ｍ＝アドレス・オペラ
ンド）が、ＡＰＰＬＹ ｍ指令に変更される。
ＬＹ指令のために新しいシーケンスＲＡＭ１１８項目が
生成される。 （ｄ）次に、分割された指令から生じる追加指令を収容
するため、ＡＰＰＬＹ指令に続く全てのプログラム内容
が位置１つ分だけシフト・ダウンされる。ただし、修正
すべきベクトルがＡＰＰＬＹ指令の目標であれば、その
場合、分割は行われないので、シフトは、生じない。新
しいシーケンスＲＡＭ１１８のアドレス・オペランド
は、ベクトルＲＡＭ１３０におけるベクトルｎ’を指示
するようにセットされ、ＡＰＰＬＹ指令のアドレス・オ
ペランドは、シーケンスＲＡＭ１１８における新しい項
目を指示するようにセットされる。 （ｅ）分割によって、カウント・オペランド１を有する
トレーリングまたはリーディングＳＬＳ指令が生じる場
合、ＳＬＳ１、ｍ指令（ここで、ｍ＝アドレス・オペラ
ンド）が、ＡＰＰＬＹ ｍ指令に変更される。
【００４２】図６及び図７を参照すると、本例の場合、
目標ベクトル１２（６１２）はＳＬＳ２、２指令６１０
において最初に参照されるベクトルであるため、該指令
６１０は、ＡＰＰＬＹ指令７１０及びトレーリングＳＬ
Ｓ１、３指令７１５に変換される（上記（ｃ）（１）参
照のこと）。次に、追加ＡＰＰＬＹ指令を収容するた
め、後続の全てのプログラム内容が、位置１つ分だけシ
フト・ダウンされる。次に、新しいシーケンスＲＡＭ１
１８の項目７３０が、ベクトル１４（７１２）に関して
生成される。新しいシーケンスＲＡＭ１１８の項目７３
０のアドレス・オペランドが、１４にセットされるが、
これは、目標ベクトルｎ’（７１４）のベクトルＲＡＭ
１３０におけるアドレスである。ＡＰＰＬＹ指令７１０
のアドレス・オペランドが、４にセットされるが、これ
は、シーケンスＲＡＭ１１８における新しい項目７３０
のアドレスである。ＳＬＳ１、３指令７１５は、カウン
ト・オペランドが１のため、ＡＰＰＬＹ３指令７２０に
変更される（上記（ｅ）参照のこと）。図７には、この
時点におけるプログラムＲＡＭ１１６、シーケンスＲＡ
Ｍ１１８、及び、ベクトルＲＡＭ１３０の項目が示され
ている。 （ｆ）「Ｋ／Ｔ」圧縮を補償するため、目標ベクトルｎ
に続くベクトル（ｎ＋１）を検査して、その修正が必要
か否かを判定しなければならない。ベクトル（ｎ＋１）
の修正が必要であれば、まず、ベクトルＲＡＭ１３０に
おいて、ベクトル（ｎ＋１）のコピー（ｎ＋１）’を生
成しなければならない。
目標ベクトル１２（６１２）はＳＬＳ２、２指令６１０
において最初に参照されるベクトルであるため、該指令
６１０は、ＡＰＰＬＹ指令７１０及びトレーリングＳＬ
Ｓ１、３指令７１５に変換される（上記（ｃ）（１）参
照のこと）。次に、追加ＡＰＰＬＹ指令を収容するた
め、後続の全てのプログラム内容が、位置１つ分だけシ
フト・ダウンされる。次に、新しいシーケンスＲＡＭ１
１８の項目７３０が、ベクトル１４（７１２）に関して
生成される。新しいシーケンスＲＡＭ１１８の項目７３
０のアドレス・オペランドが、１４にセットされるが、
これは、目標ベクトルｎ’（７１４）のベクトルＲＡＭ
１３０におけるアドレスである。ＡＰＰＬＹ指令７１０
のアドレス・オペランドが、４にセットされるが、これ
は、シーケンスＲＡＭ１１８における新しい項目７３０
のアドレスである。ＳＬＳ１、３指令７１５は、カウン
ト・オペランドが１のため、ＡＰＰＬＹ３指令７２０に
変更される（上記（ｅ）参照のこと）。図７には、この
時点におけるプログラムＲＡＭ１１６、シーケンスＲＡ
Ｍ１１８、及び、ベクトルＲＡＭ１３０の項目が示され
ている。 （ｆ）「Ｋ／Ｔ」圧縮を補償するため、目標ベクトルｎ
に続くベクトル（ｎ＋１）を検査して、その修正が必要
か否かを判定しなければならない。ベクトル（ｎ＋１）
の修正が必要であれば、まず、ベクトルＲＡＭ１３０に
おいて、ベクトル（ｎ＋１）のコピー（ｎ＋１）’を生
成しなければならない。
【００４３】図８を参照すると、目標ベクトル１２（８
１２）に続くベクトル８１３は、ベクトル１３である
（８１３）。ベクトル１２の最初の文字が修正されてお
り、ベクトル１３（８１３）が、対応する（最初の）文
字位置に「Ｋ」または「Ｔ」（この場合「Ｔ」）を有し
ているので、ベクトル１３（８１３）における最初の文
字の状態は、トグルしなければならない。ただし、トグ
ル操作の実施が可能になる前に、ベクトル１３（８１
３）に関して、新しいベクトルを生成しなければならな
い。 （ｇ）ベクトル（ｎ＋１）’を生成することが必要な場
合、ｎの代わりに（ｎ＋１）を用いて、上述のステップ
（ａ）〜（ｅ）が繰り返される。
１２）に続くベクトル８１３は、ベクトル１３である
（８１３）。ベクトル１２の最初の文字が修正されてお
り、ベクトル１３（８１３）が、対応する（最初の）文
字位置に「Ｋ」または「Ｔ」（この場合「Ｔ」）を有し
ているので、ベクトル１３（８１３）における最初の文
字の状態は、トグルしなければならない。ただし、トグ
ル操作の実施が可能になる前に、ベクトル１３（８１
３）に関して、新しいベクトルを生成しなければならな
い。 （ｇ）ベクトル（ｎ＋１）’を生成することが必要な場
合、ｎの代わりに（ｎ＋１）を用いて、上述のステップ
（ａ）〜（ｅ）が繰り返される。
【００４４】新しいベクトルを生成しなければならない
ので、ベクトル１３（８１３）のコピー８１５を生成し
て、ベクトルＲＡＭ１３０のアドレス１５に記憶され
る。次に、そのアドレスとしてベクトル１３（８１３）
を有するプログラムＲＡＭ１１６の指令８１０が位置決
めされる。目標としてベクトル１３（８１３）を有する
プログラムＲＡＭ１１６の指令８１０はＡＰＰＬＹ指令
のため、指令の分割は、不要である。それにもかかわら
ず、シーケンスＲＡＭ１１８のアドレス５には、新しい
項目８２０が追加される。新しいシーケンスＲＡＭ１１
８の項目８２０のアドレス・オペランドは、「１５」に
セットされ、ＡＰＰＬＹ指令８１０のアドレス・オペラ
ンドは、「３」（７２０における）から「５」（８１０
における）に変更される。図８には、この時点における
プログラムＲＡＭ１１６、シーケンスＲＡＭ１１８、及
び、ベクトルＲＡＭ１３０の項目が示されている。 （ｈ）最後に、ベクトルＲＡＭ１３０のベクトルｎ’
は、ユーザ入力毎に修正され、ベクトル（ｎ＋１）は、
生成する場合、Ｋ／Ｔ圧縮効果を補正するように修正さ
れる。図９に示すように、ベクトル１４（９１４）に結
果生じる文字１（９１４’）〔ベクトルリスト９００に
おけるベクトル２（９０２）に対応する）は、「０」に
セットされ、ベクトル１５（９１５）の文字１は、相応
じて、「Ｋ」にセットされる。結果としての回路テスト
（リスト９００で実行されるベクトルによって示され
る）は、実行する場合、シーケンス番号２（９０２）に
おけるピン１（９０１）の修正状態を除けば、元のテス
ト（元のベクトルリスト３００に示す）と同じである。
ので、ベクトル１３（８１３）のコピー８１５を生成し
て、ベクトルＲＡＭ１３０のアドレス１５に記憶され
る。次に、そのアドレスとしてベクトル１３（８１３）
を有するプログラムＲＡＭ１１６の指令８１０が位置決
めされる。目標としてベクトル１３（８１３）を有する
プログラムＲＡＭ１１６の指令８１０はＡＰＰＬＹ指令
のため、指令の分割は、不要である。それにもかかわら
ず、シーケンスＲＡＭ１１８のアドレス５には、新しい
項目８２０が追加される。新しいシーケンスＲＡＭ１１
８の項目８２０のアドレス・オペランドは、「１５」に
セットされ、ＡＰＰＬＹ指令８１０のアドレス・オペラ
ンドは、「３」（７２０における）から「５」（８１０
における）に変更される。図８には、この時点における
プログラムＲＡＭ１１６、シーケンスＲＡＭ１１８、及
び、ベクトルＲＡＭ１３０の項目が示されている。 （ｈ）最後に、ベクトルＲＡＭ１３０のベクトルｎ’
は、ユーザ入力毎に修正され、ベクトル（ｎ＋１）は、
生成する場合、Ｋ／Ｔ圧縮効果を補正するように修正さ
れる。図９に示すように、ベクトル１４（９１４）に結
果生じる文字１（９１４’）〔ベクトルリスト９００に
おけるベクトル２（９０２）に対応する）は、「０」に
セットされ、ベクトル１５（９１５）の文字１は、相応
じて、「Ｋ」にセットされる。結果としての回路テスト
（リスト９００で実行されるベクトルによって示され
る）は、実行する場合、シーケンス番号２（９０２）に
おけるピン１（９０１）の修正状態を除けば、元のテス
ト（元のベクトルリスト３００に示す）と同じである。
【００４５】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、テスト・プログラム・ソースコードの再コン
パイルが必要なシステムに比べ、時間を大幅に節約する
ことができる。
とにより、テスト・プログラム・ソースコードの再コン
パイルが必要なシステムに比べ、時間を大幅に節約する
ことができる。
【図１】テストを受ける回路基板に接続される自動回路
テスト・システムを示すブロック図である。
テスト・システムを示すブロック図である。
【図２】圧縮ベクトルを用いた典型的な回路テスト・シ
ステムにおける、プログラムＲＡＭの指令と、シーケン
スＲＡＭの項目と、ベクトルＲＡＭのベクトルとの間の
関係を示す図である。
ステムにおける、プログラムＲＡＭの指令と、シーケン
スＲＡＭの項目と、ベクトルＲＡＭのベクトルとの間の
関係を示す図である。
【図３】「間接的」ベクトル圧縮を用いたシステムにお
ける、テストを受ける回路に順次印加されるベクトルの
リスト、及び対応するプログラムＲＡＭデータ、シーケ
ンスＲＡＭデータ、及びベクトルＲＡＭデータを示す図
である。
ける、テストを受ける回路に順次印加されるベクトルの
リスト、及び対応するプログラムＲＡＭデータ、シーケ
ンスＲＡＭデータ、及びベクトルＲＡＭデータを示す図
である。
【図４】Ｋ／Ｔ形式のベクトルが修正された場合に、後
続の信号状態の潜在的反転を補償する方法を示すフロー
チャートである。
続の信号状態の潜在的反転を補償する方法を示すフロー
チャートである。
【図５】図３に記載されたものと同じ組をなすベクトル
をＫ／Ｔ形式で表現した図である。
をＫ／Ｔ形式で表現した図である。
【図６】図３におけるベクトルのリストにあるものと同
じベクトル組を示す図である。
じベクトル組を示す図である。
【図７】図３におけるベクトルのリストにあるものと同
じベクトル組を示す図である。
じベクトル組を示す図である。
【図８】図３におけるベクトルのリストにあるものと同
じベクトル組を示す図である。
じベクトル組を示す図である。
【図９】図３におけるベクトルのリストにあるものと同
じベクトル組を示す図である。
じベクトル組を示す図である。
１３４：コネクタ・テスト・ピン
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/3183 G06F 11/22 310 G06F 17/50
Claims (19)
- 【請求項１】ソース・コードからコンパイルされたデジ
タル・テスト・ベクトルを記憶するランダム・アクセス
・メモリ（ＲＡＭ）を有する自動回路テスト・システム
において、前記テスト・ベクトルの各々は複数の文字か
ら成り、前記テストベクトルは保持／トグル圧縮を含む
圧縮フォーマットであり、前記ソース・コードを再コン
パイルすることなく、前記テスト・ベクトルｎ（ｎはベ
クトルの実行シーケンス番号）を修正するためのユーザ
入力に応答して前記ＲＡＭ内のテスト・ベクトルを修正
する方法であって、 前記ベクトルｎを修正するステップと、 ベクトル（ｎ＋１）が少なくとも１つの非２進桁を含む
場合に応答して、前記ベクトルｎ内の、状態が修正され
た各文字に、各文字ベースで対応する、前記ベクトル
（ｎ＋１）内の各文字の各文字の状態を反転させるステ
ップと、 を備えて成る方法。 - 【請求項２】前記ＲＡＭが、前記テスト・ベクトルの位
置を示す指示を有しており、 前記ＲＡＭ内に第１の新たな位置を割り当てるステップ
と、 前記第１の新たな位置に、ベクトルｎのコピーを記憶す
るステップと、 ＲＡＭ内に、ベクトルｎの前記コピーの位置を示す新た
な指示を設けるステップと、 ベクトルｎの前記コピーを修正するステップと、 をさらに備えて成ることを特徴とする請求項１に記載の
方法。 - 【請求項３】前記ＲＡＭ内に、第２の新たな位置を割り
当てるステップと、 ベクトル（ｎ＋１）が少なくとも１つの非２進桁を含む
場合に応答して、前記第２の新たな位置ベクトル（ｎ＋
１）のコピーを記憶するステップと、 ＲＡＭ内に、ベクトル（ｎ＋１）の前記コピーの位置を
示す新たな指示を設けるステップと、 をさらに備えて成ることを特徴とする、請求項２に記載
の方法。 - 【請求項４】前記自動回路テスト・システムが複数のチ
ャネルを有し、該チャネルの各々は、ドライバとレシー
バとに接続され、該ドライバはテストを受ける回路上の
特定の入力に刺激を与えることができ、前記レシーバは
前記テストを受ける回路からの特定の出力をモニタする
ことができることを特徴とする、請求項１に記載の方
法。 - 【請求項５】前記テスト・ベクトルの各々は電子回路を
試験するための連続的に実行される一組の並列信号を表
し、前記ベクトルにおける各文字は前記テスト・システ
ムにおける前記チャネルの特定の１つに対応し、前記並
列信号は前記複数のチャネルを介して送受信されること
を特徴とする、請求項４に記載の方法。 - 【請求項６】前記圧縮フォーマットは前記ベクトルの間
接的圧縮および保持／トグル圧縮によって実行され、前
記間接的圧縮は前記ベクトルを参照するためのポインタ
の複数の関連リストを使用し、前記保持／トグル圧縮は
所与の前記ベクトル内の各文字を、先行するベクトル内
の対応するベクトル文字の状態から得ることを特徴とす
る、請求項１に記載の方法。 - 【請求項７】ソース・コードからコンパイルされたデジ
タル・テスト・ベクトルを記憶するランダム・アクセス
・メモリ（ＲＡＭ）を有する自動回路テスト・システム
において、前記ベクトルは圧縮フォーマットであり、前
記テスト・ベクトルの各々は複数の文字から構成され、
前記ＲＡＭは前記ベクトルを実行するための複数の指令
を記憶することができ、前記ＲＡＭは前記テスト・ベク
トルの位置を示す指示を有し、前記ソース・コードを再
コンパイルすることなく、ユーザ入力に応答して前記Ｒ
ＡＭ内の前記テスト・ベクトルｎ（ｎはベクトルの実行
シーケンス番号）を修正する方法であって、 前記ＲＡＭ内にベクトルｎのコピーを記憶することによ
って新たなベクトルｎ’を設けるステップと、 ベクトルｎ’を修正するステップと、 ベクトル（ｎ＋１）が少なくとも１つの非２進桁を含む
場合に応答して、第２の新たなベクトル位置にベクトル
（ｎ＋１）のコピーを記憶することによって新たなベク
トル（ｎ＋１）’を設けるステップと、 ベクトルｎ’内の、状態が修正された各文字に、各文字
ベースで対応する、ベクトル（ｎ＋１）’内の各文字の
状態を反転させるステップと、 前記ＲＡＭ内に、ベクトルｎ’に対応する位置を示す指
示を有する第１の新たな項目を設け、前記ＲＡＭ内に、
ベクトル（ｎ＋１）’に対応する位置を示す指示を有す
る第２の新たな項目を設けることにより、および、前記
ＲＡＭ内に前記新たな項目の異なる１つに対応する位置
を示す指示を有するそれぞれ新たな指令を設けることに
よって、前記ＲＡＭ内に新たな項目を設けるステップ
と、 を備えて成る方法。 - 【請求項８】前記テスト・ベクトルは、前記ソース・コ
ードからコンパイルされたオブジェクト・コードで表さ
れ、前記ベクトルは圧縮フォーマットであり、該圧縮フ
ォーマットは前記ベクトルの間接的圧縮および保持／ト
グル圧縮によって実行され、前記間接的圧縮は前記ベク
トルを参照するためのポインタの複数の相関リストを使
用し、前記保持／トグル圧縮は所与の前記ベクトル内の
各文字を、先行するベクトル内の対応するベクトル文字
の状態から得ることを特徴とする、請求項７に記載の方
法。 - 【請求項９】前記ＲＡＭ内に新たな指令を設ける前記ス
テップが、 (1) ベクトルｎを目標として有する指令を前記プログラ
ムＲＡＭ内に配置するステップと、 (2) ベクトルｎを目標として有する前記指令がＮ個のベ
クトルを実行るための指令である場合に応答して、前記
指令を少なくとも２つの指令に分割するステップであっ
て、前記指令の少なくとも１つは単一のベクトルを実行
するための指令である、ステップと、 (3) ベクトル（ｎ＋１）’が設けられた場合に応答し
て、ｎの代わりにｎ＋１を用い、前記ステップ(1)およ
び(2)を繰り返すステップと、 をさらに備えて成ることを特徴とする、請求項７に記載
の方法。 - 【請求項１０】指令を分割する前記ステップが、 前記修正されたベクトルｎ’がＮ個のベクトルを実行す
る前記指令内の最初の目標ベクトルである場合に応答し
て、前記指令を、単一ベクトルを実行する指令と、（Ｎ
−１）個のベクトルを実行する指令とに分割するステッ
プと、 前記シーケンスＲＡＭ内に、ベクトルｎ’の位置を示す
指示を有する新たな項目を作成するステップと、 前記ベクトルｎ’を実行する前記指令に、前記シーケン
スＲＡＭ内の前記新たな項目をポイントするための位置
の指示を設定するステップと、 をさらに備えて成ることを特徴とする、請求項９に記載
の方法。 - 【請求項１１】指令を分割する前記ステップが、 前記修正されたベクトルがＮ個のベクトルを実行する前
記指令における最初の目標ベクトルでも最後の目標ベク
トルでもない場合に応答して、前記指令を、Ｎ’個のベ
クトルを実行するためのリーディング指令と、単一のベ
クトルｎ’を実行するための指令と、Ｎ’’個のベクト
ルを実行するためのトレーリング指令とに分割するステ
ップ（Ｎ’は前記目標ベクトルｎに先行するＮ個のベク
トルを実行するための指令における前記目標ベクトルの
数、Ｎ’’は前記目標ベクトルｎに後続するＮ個のベク
トルを実行するための指令における前記目標ベクトルの
数）と、 前記シーケンスＲＡＭ内に、ベクトルｎ’の
位置を示す指示を有する項目を設けるステップと、 前記ベクトルｎ’を実行するための指令に、前記シーケ
ンスＲＡＭにおける前記たな項目をポイントするための
位置の指示を設定するステップと、 をさらに備えて成ることを特徴とする、請求項９に記載
の方法。 - 【請求項１２】指令を分割する前記ステップが、 前記修正されたベクトルｎ’がＮ個のベクトルを実行す
るための前記指令における最後の目標ベクトルである場
合に応答して、前記指令を、（Ｎ−１）個のベクトルを
実行するためのリーディング指令と、単一のベクトルを
実行するためのトレーリング指令とに分割するステップ
と、 前記シーケンスＲＡＭ内に、ベクトルｎ’の位置を示す
指示を有する新たな項目を設けるステップと、 前記ベクトルｎ’を実行するための指令に、前記シーケ
ンスＲＡＭにおける前記新たな項目をポイントするため
の位置の指示を設定するステップと、 をさらに備えて成ることを特徴とする、請求項９に記載
の方法。 - 【請求項１３】デジタル・テスト・ベクトルを記憶する
ランダム・アクセス・メモリを有する自動回路テスト・
システムにおいて、前記テスト・ベクトルの各々は複数
の文字から構成され、前記ランダム・アクセス・メモリ
は前記デジタル・テスト・ベクトルの位置を示す指示を
有し、前記テスト・ベクトルはソース・コードからコン
パイルされたオブジェクト・コードで表され、前記テス
ト・ベクトルは圧縮フォーマットを有し、該圧縮フォー
マットは間接的圧縮およ保持／トグル圧縮を有し、前記
ソース・コードを再コンパイルすることなく、ユーザ入
力に応答して前記ランダム・アクセス・メモリ内の前記
テスト・ベクトルｎ（ｎはベクトルの実行シーケンス番
号）を修正する方法であって、 前記ＲＡＭ内に第１の新たな位置を割り当てるステップ
と、 前記第１の新たな位置に、ベクトルｎのコピーを記憶す
るステップと、 ＲＡＭ内にベクトルｎの前記コピーの位置を示す新たな
指示を作成するステップと、 ベクトルｎの前記コピーを修正するステップと、 ベクトル（ｎ＋１）が少なくとも１つの非２進桁を有す
る場合に応答して、第２の新たな位置にベクトル（ｎ＋
１）のコピーを記憶するステップと、 ベクトルｎの前記コピー内の、状態が修正された各文字
に、各文字ベースで対応する、ベクトル（ｎ＋１）の前
記コピー内各文字の状態を反転させるステップと、 ＲＡＭ内に、ベクトル（ｎ＋１）の前記コピーの位置を
示す新たな指示を作成するステップと、 を備えて成る方法。 - 【請求項１４】一組のデジタル・テスト・ベクトルを記
憶するベクトル・ランダム・アクセス・メモリ（ベクト
ルＲＡＭ）、テスト指令を記憶するプログラムＲＡＭ、
および前記ベクトルのアドレスを記憶するシーケンスＲ
ＡＭを有する自動回路テスト・システムにおいて、前記
回路テスト・システムは単一のベクトルを実行するため
の指令と、Ｎ個のベクトルを実行するための指令とから
成る、一組の指令を前記プログラムＲＡＭ内に有し、前
記指令の各々は前記テスト・ベクトルの目標の１つのア
ドレスを有する項目の位置を示す指示を前記シーケンス
ＲＡＭ内に有し、前記テスト・システムは複数のチャネ
ルを有し、各チャネルはテストを受ける回路に対し信号
を送受信することができ、前記テスト・ベクトルの各々
は複数の文字を有し、前記ベクトル内の各文字は前記テ
スト・システムにおける前記チャネルの特定の１つに対
応し、前記ベクトルはソース・コードからコンパイルさ
れたオブジェクト・コードで表され、前記テスト・ベク
トルは圧縮フォーマットを有し、該圧縮フォーマットは
間接的圧縮および保持／トグル圧縮を有し、前記ソース
・コードを再コンパイルすることなく、ユーザ入力に応
答して、前記ランダム・アクセス・メモリ内のデジタル
・テスト・ベクトルｎ（ｎはベクトルのシーケンス番
号）を修正する方法であって、 前記ベクトルＲＡＭ内にベクトルｎのコピーを記憶する
ことによって、新たなベクトルｎ’を作成するステップ
と、 ベクトルｎ’を修正するステップと、 ベクトル（ｎ＋１）が少なくとも１つの非２進桁を含む
場合に応答して、第２の新たなベクトル位置にベクトル
（ｎ＋１）のコピーを記憶することによって新たなベク
トル（ｎ＋１）’を作成するステップと、 ベクトルｎ’内の、状態が修正された各文字に、各文字
ベースで対応する、ベクトル（ｎ＋１）’内の各文字の
状態を反転させるステップと、 ベクトルｎ’に対応する位置を示す指示を有する第１の
新たな項目を作成し、ベクトル（ｎ＋１）’に対応する
位置を示す指示を有する第２の新たな項目を作成するこ
とにより、および、前記プログラムＲＡＭ内に、前記シ
ーケンスＲＡＭにおける前記新たな項目の異なる１つに
対応する位置の指示を有するそれぞれ新たな２つの指令
を作成することによって、前記シーケンスＲＡＭ内に新
たな項目を作成するステップと、 を備えて成る方法。 - 【請求項１５】前記プログラムＲＡＭおよび前記シーケ
ンスＲＡＭ内に新たな項目を作成する前記ステップが、 (1) ベクトルｎを目標として有する指令を前記プログラ
ムＲＡＭ内に配置するステップと、 (2) ベクトルｎを目標として有する前記指令がＮ個のベ
クトルを実行するための指令である場合に応答して、前
記指令を、少なくと２つの指令に分割するステップであ
って、前記指令の少なくとも１つは単一のベクトルを実
行するための指令である、ステップと、 (3) ベクトル（ｎ＋１）’が作成された場合に応答し
て、ｎの代わりに（ｎ＋１）を用い、前記ステップ(1)
および(2)を繰り返すステップと、 をさらに備えて成ることを特徴とする、請求項１４に記
載の方法。 - 【請求項１６】前記プログラムＲＡＭ内に新たな指令を
作成する前記ステップが、 ベクトルｎを目標として有する前記指令が単一のベクト
ルを実行するための指令である場合に応答して、前記指
令における位置の指示を修正して前記シーケンスＲＡＭ
における前記新たな項目の位置を指示するステップ、 を備えて成ることを特徴とする、請求項１４に記載の方
法。 - 【請求項１７】指令を分割する前記ステップが、 前記修正されたベクトルｎ’がＮ個のベクトルを実行す
るための前記指令における最初の目標ベクトルである場
合に応答して、前記指令を、単一のベクトルを実行する
ための指令と、（Ｎ−１）個のベクトルを実行するため
の指令とに分割するステップと、 前記シーケンスＲＡＭ内に、ベクトルｎ’の位置を示す
指示を有する新たな項目を作成するステップと、 前記ベクトルｎ’を実行する前記指令に、前記シーケン
スＲＡＭにおける前記新たな項目をポイントするための
位置の指示を設定するステップと、 をさらに備えて成ることを特徴とする、請求項１５に記
の方法。 - 【請求項１８】指令を分割する前記ステップが、 前記修正されたベクトルｎ’がＮ個のベクトルを実行す
るための前記指令における最初の目標ベクトルでも最後
の目標ベクトルでもない場合に応答して、前記指令を、
Ｎ’個のベクトルを実行するためのリーディング指令
と、単一のベクトルを実行するための新たな指令と、
Ｎ’’個のベクトルを実行するためのトレーリング指令
とに分割するステップ（Ｎ’は前記目標ベクトルｎに先
行するＮ個のベクトルを実行するための指令における前
記目標ベクトルの数、Ｎ’’は前記目標ベクトルｎに後
続する前記目標ベクトルの数）と、 前記シーケンスＲＡＭ内に、ベクトルｎ’の位置を示す
指示を有する項目を作成するステップと、 前記ベクトルｎ’を実行するための前記指令に、前記シ
ーケンスＲＡＭにおける前記新たな項目をポイントする
ための位置の指示を設定するステップと、 をさら備えて成ることを特徴とする、請求項１３に記載
の方法。 - 【請求項１９】指令を分割する前記ステップが、 前記修正されたベクトルｎ’がＮ個のベクトルを実行す
るための前記指令における最後の目標ベクトルである場
合に応答して、前記指令を、（Ｎ−１）個のベクトルを
実行するためのリーディング指令と、単一のベクトルを
実行するためのトレーリング指令とに分割するステップ
と、 前記シーケンスＲＡＭ内に、ベクトルｎ’の位置を示す
指示を有する新たな項目を作成するステップと、 前記ベクトルｎ’を実行するための前記指令に、前記シ
ーケンスＲＡＭにおける前記新たな項目をポイントする
ための位置の指示を設定するステップと、 をさらに備えて成ることを特徴とする、請求項１３に記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/675,591 US5243603A (en) | 1991-03-26 | 1991-03-26 | Method for online modification of compressed digital test vectors |
| US675591 | 1991-03-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05134012A JPH05134012A (ja) | 1993-05-28 |
| JP3173855B2 true JP3173855B2 (ja) | 2001-06-04 |
Family
ID=24711162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10050092A Expired - Fee Related JP3173855B2 (ja) | 1991-03-26 | 1992-03-26 | デジタル・テスト・ベクトルの編集方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5243603A (ja) |
| EP (1) | EP0506248B1 (ja) |
| JP (1) | JP3173855B2 (ja) |
| DE (1) | DE69219662T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0646802B1 (en) * | 1993-09-20 | 1999-08-11 | Hewlett-Packard GmbH | High-throughput testing apparatus |
| JP3212423B2 (ja) * | 1993-09-30 | 2001-09-25 | 富士通株式会社 | テストパターン作成装置 |
| US5581697A (en) * | 1994-01-28 | 1996-12-03 | Sun Microsystems, Inc. | Method and apparatus for run-time error checking using dynamic patching |
| JP3752694B2 (ja) * | 1995-04-07 | 2006-03-08 | ソニー株式会社 | 圧縮映像信号編集装置、編集方法、及び復号化装置 |
| US5671351A (en) * | 1995-04-13 | 1997-09-23 | Texas Instruments Incorporated | System and method for automated testing and monitoring of software applications |
| US5896535A (en) * | 1996-08-20 | 1999-04-20 | Telefonaktiebolaget L M Ericsson (Publ) | Method and system for testing computer system software |
| US20020138246A1 (en) * | 2001-03-08 | 2002-09-26 | Czora Gregory J. | System and method for simulating conciousness |
| US6732312B2 (en) * | 2001-03-09 | 2004-05-04 | Agilent Technologies, Inc. | Test vector compression method |
| US7003743B2 (en) * | 2002-02-01 | 2006-02-21 | Freescale Semiconductor, Inc. | Method and system of data processor design by sensitizing logical difference |
| US6925588B2 (en) * | 2002-12-23 | 2005-08-02 | Lsi Logic Corporation | Methods and apparatus for testing data lines |
| US7321999B2 (en) * | 2004-10-05 | 2008-01-22 | Verigy (Singapore) Pte. Ltd. | Methods and apparatus for programming and operating automated test equipment |
| US7353437B2 (en) * | 2004-10-29 | 2008-04-01 | Micron Technology, Inc. | System and method for testing a memory for a memory failure exhibited by a failing memory |
| JP5269450B2 (ja) * | 2008-03-19 | 2013-08-21 | 株式会社アドバンテスト | 試験システム及びバックアノテーション方法 |
| CN112684325B (zh) * | 2020-12-30 | 2022-03-18 | 杭州加速科技有限公司 | 一种ate设备中测试向量指令的压缩方法和设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4493045A (en) * | 1981-10-19 | 1985-01-08 | Fairchild Camera & Instrument Corp. | Test vector indexing method and apparatus |
| DE3515802A1 (de) * | 1985-05-02 | 1986-11-06 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur schnellen erzeugung von grossen pruefdatenwortmengen in einer pruefeinrichtung |
| US4696005A (en) * | 1985-06-03 | 1987-09-22 | International Business Machines Corporation | Apparatus for reducing test data storage requirements for high speed VLSI circuit testing |
| US4672307A (en) * | 1985-12-20 | 1987-06-09 | University Of Southern California | Simplified delay testing for LSI circuit faults |
| FR2605112B1 (fr) * | 1986-10-10 | 1989-04-07 | Thomson Csf | Dispositif et procede de generation de vecteurs de test et procede de test pour circuit integre |
-
1991
- 1991-03-26 US US07/675,591 patent/US5243603A/en not_active Expired - Lifetime
-
1992
- 1992-03-10 DE DE69219662T patent/DE69219662T2/de not_active Expired - Fee Related
- 1992-03-10 EP EP92302040A patent/EP0506248B1/en not_active Expired - Lifetime
- 1992-03-26 JP JP10050092A patent/JP3173855B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0506248A2 (en) | 1992-09-30 |
| EP0506248A3 (en) | 1993-04-28 |
| EP0506248B1 (en) | 1997-05-14 |
| DE69219662D1 (de) | 1997-06-19 |
| JPH05134012A (ja) | 1993-05-28 |
| DE69219662T2 (de) | 1997-09-04 |
| US5243603A (en) | 1993-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7917895B2 (en) | Automated software testing and validation system | |
| JP3173855B2 (ja) | デジタル・テスト・ベクトルの編集方法 | |
| EP0453394B1 (en) | Dynamic process for the generation of biased pseudo-random test patterns for the functional verification of hardware designs | |
| EP0259662B1 (en) | Method for generating a candidate list of faulty circuit elements and method for isolating faults in a digital logic circuit using said candidate list. | |
| US6892328B2 (en) | Method and system for distributed testing of electronic devices | |
| US5715433A (en) | Dynamic software model for emulating hardware | |
| US6732060B1 (en) | System and method for an interface invariant test case | |
| US6173395B1 (en) | Mechanism to determine actual code execution flow in a computer | |
| JPH07230484A (ja) | 有限状態マシン遷移アナライザ | |
| US7149943B2 (en) | System for flexible embedded Boundary Scan testing | |
| CN113742215A (zh) | 一种自动配置和调用测试工具进行测试分析的方法及系统 | |
| US6226406B1 (en) | Method and apparatus for hybrid sampling image verification | |
| US5504862A (en) | Logic verification method | |
| US7277840B2 (en) | Method for detecting bus contention from RTL description | |
| JP3357567B2 (ja) | プログラム評価システム | |
| US20050261857A1 (en) | System and method for linking and loading compiled pattern data | |
| JP2525393B2 (ja) | 論理シミュレ−ションのテストカバレ−ジ方式 | |
| US5825373A (en) | Raster operation lookup and execution | |
| US6986110B1 (en) | Automated method and system for backtracing of instruction parameters from specified instruction in test cases | |
| JP3077627B2 (ja) | デバッグ方法およびデバッグプログラムを記録する記録媒体 | |
| Panzl | Automatic revision of formal test procedures | |
| CN116662189A (zh) | 一种程序测试方法、装置、设备和存储介质 | |
| CN117573533A (zh) | 测试用例设计方法、装置、电子设备及存储介质 | |
| WO1997014096A1 (en) | System and method for debugging computer software | |
| Stanaway Jr et al. | Traffic service position system no. 1: Software development tools |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |