JPS59160248A - プログラムテスト装置 - Google Patents
プログラムテスト装置Info
- Publication number
- JPS59160248A JPS59160248A JP58035039A JP3503983A JPS59160248A JP S59160248 A JPS59160248 A JP S59160248A JP 58035039 A JP58035039 A JP 58035039A JP 3503983 A JP3503983 A JP 3503983A JP S59160248 A JPS59160248 A JP S59160248A
- Authority
- JP
- Japan
- Prior art keywords
- branch instruction
- address data
- program
- register
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
この発明はプログラムテスト装゛誼に関し、特に、分岐
命令を含むプログラムを実行したとき、その分岐命令の
実行を示すＣ１カバレージ指標を収集してプログラムを
テストするようなプログラムテスト装置に関する。
命令を含むプログラムを実行したとき、その分岐命令の
実行を示すＣ１カバレージ指標を収集してプログラムを
テストするようなプログラムテスト装置に関する。
発明の背景
従来よりコンピュータのプログラムが正常に実行し得る
か否かをテストするためには、作成されたプログラムを
デバッギングしてバグ出しを行なう必要がある。しかし
、このようなデバッギングを行なうためには、大形のコ
ンピュータなどを必要とし、簡単にプログラムのテスト
を行なうことができなかった。
か否かをテストするためには、作成されたプログラムを
デバッギングしてバグ出しを行なう必要がある。しかし
、このようなデバッギングを行なうためには、大形のコ
ンピュータなどを必要とし、簡単にプログラムのテスト
を行なうことができなかった。
一方、最近ではプログラムテスト（またはデバッグ）の
完全性をチェックするために、プログラムがどう実行さ
れたかというよりも、むしろプログラム中のどの部分が
まだ実行されていないかをより効率的な手法によって明
らかにする必要性が生じてきた。そのようなプログラム
のテストの１手法としてカバレージ分析がある。カバレ
ージ分析のうち複数のステップを含むプログラムにおい
て、少なくとも１回以上実行されたステップの数の割合
のことを０１カバレージ指標と称されている。このよう
なＣ１カバレージ指標を収集できればより簡単かつ効率
的にプログラムをテストできる。しかし、プログラムの
モジュール化、Ｎ層化。
完全性をチェックするために、プログラムがどう実行さ
れたかというよりも、むしろプログラム中のどの部分が
まだ実行されていないかをより効率的な手法によって明
らかにする必要性が生じてきた。そのようなプログラム
のテストの１手法としてカバレージ分析がある。カバレ
ージ分析のうち複数のステップを含むプログラムにおい
て、少なくとも１回以上実行されたステップの数の割合
のことを０１カバレージ指標と称されている。このよう
なＣ１カバレージ指標を収集できればより簡単かつ効率
的にプログラムをテストできる。しかし、プログラムの
モジュール化、Ｎ層化。
共用化が進むと、すべてのプログラムについてＣ１カバ
レージ指標を収集する必要はない。すなわち、所望のプ
ログラムエリアのみの０１カバレージ指標を収集できれ
ば充分である。しかしながら、プログラムの構造上、所
望のエリアはシーケンシャルではなくとびとびすなわち
ランダムに点在していることがある。このようなランダ
ムに点在している所望のエリアの０１カバレージ指標を
収集できればその解析処理を短くできるが、そのような
プログラムテスト装置は従来にはなかった。
レージ指標を収集する必要はない。すなわち、所望のプ
ログラムエリアのみの０１カバレージ指標を収集できれ
ば充分である。しかしながら、プログラムの構造上、所
望のエリアはシーケンシャルではなくとびとびすなわち
ランダムに点在していることがある。このようなランダ
ムに点在している所望のエリアの０１カバレージ指標を
収集できればその解析処理を短くできるが、そのような
プログラムテスト装置は従来にはなかった。
発明の目的
それゆえに、この発明の主たる目的は、プログラムに含
まれる所望の分岐命令を指定して、そのＣ１カバレージ
指標を収集できるようなプログラムテスト装置を提供す
ることである。
まれる所望の分岐命令を指定して、そのＣ１カバレージ
指標を収集できるようなプログラムテスト装置を提供す
ることである。
発明の構成および効果
この発明を要約すれば、テストすべき所望の分岐命令の
アドレスデータを指定し、指定されたアドレスデータと
中央処理手段が分岐命令を実行したときに出力されるア
ドレスデータとが一致しているか否かを判別し、一致し
ていれば中央処理手段から出力された分岐命令のアドレ
スデータを記憶するように構成したものである。
アドレスデータを指定し、指定されたアドレスデータと
中央処理手段が分岐命令を実行したときに出力されるア
ドレスデータとが一致しているか否かを判別し、一致し
ていれば中央処理手段から出力された分岐命令のアドレ
スデータを記憶するように構成したものである。
したがって、この発明によれば、プログラムを実行する
中央処理手段から直接分岐命令の実行の有無を表わすＣ
１カバレージ指標を収集でき、プログラム品質の確認と
向上とを図ることができる。
中央処理手段から直接分岐命令の実行の有無を表わすＣ
１カバレージ指標を収集でき、プログラム品質の確認と
向上とを図ることができる。
また、テストすべき所望の命令を指定できるので、プロ
グラムの標準化、ｍ層化、構造化などにより既にデパツ
ギングの完了したエリアについてはＣ１カバレージ指標
の収集範囲から除外することによって、分岐命令がプロ
グラム内に点在していても所望の０１カバレージ指標の
みを入手できる。
グラムの標準化、ｍ層化、構造化などにより既にデパツ
ギングの完了したエリアについてはＣ１カバレージ指標
の収集範囲から除外することによって、分岐命令がプロ
グラム内に点在していても所望の０１カバレージ指標の
みを入手できる。
そして、収集したＣ１カバレージ指標の解析処理時間も
短くできる。
短くできる。
以下に、図面に示す実施例とともにこの発明をより詳細
に説明する。
に説明する。
実施例の説明
第１図はこの発明の一実施例の概略ブロック図である。
まず、第１図を参照して、この実施例の構成について説
明する。中央処理手段としてのＣＰＵ１は内蔵されてい
るプログラムを実行するものであって、このｃｐｕｉに
はデータバスＤＢとアドレスバスＡＢとコントロールパ
スＣＢとが接続される。データバスＤＢには命令デコー
ダ２が接続される。この命令デコーダ２はｃｐｕｉがプ
５− ログラムに含まれる分岐命令を実行したときにデータバ
スＤＢに出力されるフェッチデータをデコードすること
により、分岐命令を検出するものである。命令デコーダ
２によって分岐命令に基づくデータがデコードされると
、そのデコード出力はフリップフロップ３とＯＲゲート
４の一方入力端とに与えられる。
明する。中央処理手段としてのＣＰＵ１は内蔵されてい
るプログラムを実行するものであって、このｃｐｕｉに
はデータバスＤＢとアドレスバスＡＢとコントロールパ
スＣＢとが接続される。データバスＤＢには命令デコー
ダ２が接続される。この命令デコーダ２はｃｐｕｉがプ
５− ログラムに含まれる分岐命令を実行したときにデータバ
スＤＢに出力されるフェッチデータをデコードすること
により、分岐命令を検出するものである。命令デコーダ
２によって分岐命令に基づくデータがデコードされると
、そのデコード出力はフリップフロップ３とＯＲゲート
４の一方入力端とに与えられる。
コントロールバスＣＢにはコントロール回路８が接続さ
れる。このコントロール回路８はｃＰＵｌがプログラム
を実行するごとにタイミング信号を出力する。このタイ
ミング信号は命令デコーダ２に与えられるとともに、デ
レー回路（ＤＬ）７を介してフリップ７０ツブ３のリセ
ット入力端に与えられる。デレー回路７はタイミング信
号を１ＣＰリサイクル期間だけ遅延するものである。し
たがって、フリップフロップ３は命令デコーダ２が分岐
命令を検出したときにセットされ、その後分岐命令によ
る行先のアドレスを出力するＩＣＰリサイクル１１間経
過後にリセットされる。すなわち、フリップフロップ３
は分岐命令が出力されて６− から、その分岐命令によって分岐される行先のアドレス
が出力されるまでの間セットされている。
れる。このコントロール回路８はｃＰＵｌがプログラム
を実行するごとにタイミング信号を出力する。このタイ
ミング信号は命令デコーダ２に与えられるとともに、デ
レー回路（ＤＬ）７を介してフリップ７０ツブ３のリセ
ット入力端に与えられる。デレー回路７はタイミング信
号を１ＣＰリサイクル期間だけ遅延するものである。し
たがって、フリップフロップ３は命令デコーダ２が分岐
命令を検出したときにセットされ、その後分岐命令によ
る行先のアドレスを出力するＩＣＰリサイクル１１間経
過後にリセットされる。すなわち、フリップフロップ３
は分岐命令が出力されて６− から、その分岐命令によって分岐される行先のアドレス
が出力されるまでの間セットされている。
フリップ７０ツブ３の出力はＯＲゲート４の他方入力端
に与えられる。したがって、ＯＲゲート４は分岐命令が
出力されてから、その分岐命令による行先のアドレスが
出力されるまでの間ハイレベルの信号をＡＮＤゲート５
の一方入力端に与える。
に与えられる。したがって、ＯＲゲート４は分岐命令が
出力されてから、その分岐命令による行先のアドレスが
出力されるまでの間ハイレベルの信号をＡＮＤゲート５
の一方入力端に与える。
ＡＮＤゲート５の他方入力端にはコントロール回路８か
らタイミング信号が与えられる。したがって、ＡＮＤゲ
ート５は分岐命令が出力されてから、その分岐命令によ
る行先のアドレスが出力されるまでの間タイミング信号
をレジスタ９に与える。一方、アドレスバスＡＢにはバ
ッファレジスタ６が接続される。このバッファレジスタ
６にはコントロール回路８からタイミング信号が与えら
れている。したがって、バッファレジスタ６はタイミン
グ信号に基づいて、ｃｐｕｉからアドレスバスＡＢに出
力されたアドレスデータを一時記憶する。バッファレジ
スタ６に一時記憶されたアドレスデータはマルチプレク
サ９に与えられるとともに、オーバレイメモリ１２にも
与えられる。ＣＰＬ１１３はｃｐｕｉによって実行され
たプログラムをテストするためのものであって、このＣ
ＰＵ１３のアドレスバスはマルチプレクサ９に接続され
、テストすべき命令に対応するアドレスデータを出力す
る。ＣＰＵ１３から書込読出指令信号がマルチプレクサ
９に与えられる。この書込読出指令信号はマルチプレク
サ９の入力をレジスタ６側またはｃｐｕｌ ３側に切換
えるためのものである。
らタイミング信号が与えられる。したがって、ＡＮＤゲ
ート５は分岐命令が出力されてから、その分岐命令によ
る行先のアドレスが出力されるまでの間タイミング信号
をレジスタ９に与える。一方、アドレスバスＡＢにはバ
ッファレジスタ６が接続される。このバッファレジスタ
６にはコントロール回路８からタイミング信号が与えら
れている。したがって、バッファレジスタ６はタイミン
グ信号に基づいて、ｃｐｕｉからアドレスバスＡＢに出
力されたアドレスデータを一時記憶する。バッファレジ
スタ６に一時記憶されたアドレスデータはマルチプレク
サ９に与えられるとともに、オーバレイメモリ１２にも
与えられる。ＣＰＬ１１３はｃｐｕｉによって実行され
たプログラムをテストするためのものであって、このＣ
ＰＵ１３のアドレスバスはマルチプレクサ９に接続され
、テストすべき命令に対応するアドレスデータを出力す
る。ＣＰＵ１３から書込読出指令信号がマルチプレクサ
９に与えられる。この書込読出指令信号はマルチプレク
サ９の入力をレジスタ６側またはｃｐｕｌ ３側に切換
えるためのものである。
マルチプレクサ９で選択されたアドレスデータはメモリ
１０に与えられる。このメモリ１０はＣＰｕ１がたとえ
ば８ビツトであれば６４ Ｋ ｘ １ ｂｉｔの記憶Ｉ
Ｉ域を有していて、テストすべき命令のアドレスに対応
する番地にたとえば論Ｗ！ｒｌＪが設定される。そして
、レジスタ６に記憶されているアドレスデータによって
対応する番地が指定されたとき、ハイレベルの信号がＡ
ＮＤゲート１１の一方入力端に与えられる。このＡＮＤ
ゲート１１の他方入り端にはコントロール回路８からタ
イミング信号が与えられ、その出力は書込許可信号とし
てオーバーレイメモリ１２に与えられる。
１０に与えられる。このメモリ１０はＣＰｕ１がたとえ
ば８ビツトであれば６４ Ｋ ｘ １ ｂｉｔの記憶Ｉ
Ｉ域を有していて、テストすべき命令のアドレスに対応
する番地にたとえば論Ｗ！ｒｌＪが設定される。そして
、レジスタ６に記憶されているアドレスデータによって
対応する番地が指定されたとき、ハイレベルの信号がＡ
ＮＤゲート１１の一方入力端に与えられる。このＡＮＤ
ゲート１１の他方入り端にはコントロール回路８からタ
イミング信号が与えられ、その出力は書込許可信号とし
てオーバーレイメモリ１２に与えられる。
第２図および第３図は分岐命令のアドレスとメモリ１０
との対応間係を示す図であり、第４図および第５図はこ
の発明の一実施例の動作を説明するためのフロー図であ
る。
との対応間係を示す図であり、第４図および第５図はこ
の発明の一実施例の動作を説明するためのフロー図であ
る。
次に、第２図ないし第５図を参照して、この発明の一実
施例の具体的な動作について説明する。
施例の具体的な動作について説明する。
まず、ＣＰＵ１３は書込指令信号をマルチプレクサ９に
与えてその入力をＣＰＵ１３のアドレスバス側に切換え
る。その結果、メモリ１ｏはＣＰＵ１３からのアドレス
データによって所望の番地が指定される。すなわち、Ｃ
ＰＵ１３は第４図に示すように、まずメモリ１０のすべ
てのエリアをクリアし、その慢テストすべき分岐命令に
対応する番地に論１１ＭＪを設定する。その侵、ＣＰＵ
１３はマルチプレクサ９に読出指令信号を与えて、そ
の入力をレジスタ６側に切換える。
与えてその入力をＣＰＵ１３のアドレスバス側に切換え
る。その結果、メモリ１ｏはＣＰＵ１３からのアドレス
データによって所望の番地が指定される。すなわち、Ｃ
ＰＵ１３は第４図に示すように、まずメモリ１０のすべ
てのエリアをクリアし、その慢テストすべき分岐命令に
対応する番地に論１１ＭＪを設定する。その侵、ＣＰＵ
１３はマルチプレクサ９に読出指令信号を与えて、そ
の入力をレジスタ６側に切換える。
ＣＰＵ１は分岐命令を実行すると、データバスＤＢに７
エツプデータを出力する。命令デコーダ２はＣＰＵ１か
らデータバスＤＢを介して出力さ９− れるフェッチデータをデコードし、そのデコード出力で
７リツプ７０ツブ３をセットする。また、このデコード
出力はＯＲゲート４を介してＡＮＤゲート５に与えられ
、このＡＮＤゲート５を開く。
エツプデータを出力する。命令デコーダ２はＣＰＵ１か
らデータバスＤＢを介して出力さ９− れるフェッチデータをデコードし、そのデコード出力で
７リツプ７０ツブ３をセットする。また、このデコード
出力はＯＲゲート４を介してＡＮＤゲート５に与えられ
、このＡＮＤゲート５を開く。
ＡＮＤゲート５はコントロール回路８からのタイミング
信号をレジスタ６に与える。したがって、レジスタ６に
はｃｐｕｉからの分岐命令に対応するアドレスデータが
記憶される。次のＣＰＵサイクルにおいて、分岐命令に
よって指定される行先のアドレスデータがバッファレジ
スタ６に記憶されるが、このときまだフリップ７０ツブ
３がリセットされていないので、ＡＮＤゲート５は次の
タイミング（Ｉｌ！号をレジスタ１４に今える。したが
って、レジスタ１４は分岐命令に対応するアドレスデー
タと分岐命令に基づく行先のアドレスデータとを記憶す
る。
信号をレジスタ６に与える。したがって、レジスタ６に
はｃｐｕｉからの分岐命令に対応するアドレスデータが
記憶される。次のＣＰＵサイクルにおいて、分岐命令に
よって指定される行先のアドレスデータがバッファレジ
スタ６に記憶されるが、このときまだフリップ７０ツブ
３がリセットされていないので、ＡＮＤゲート５は次の
タイミング（Ｉｌ！号をレジスタ１４に今える。したが
って、レジスタ１４は分岐命令に対応するアドレスデー
タと分岐命令に基づく行先のアドレスデータとを記憶す
る。
デレー回路７はコントロール回路８から出力されたタイ
ミング信号をｌＣＰＵサイクル期間だけ遅延してフリッ
プ７０ツブ３をリセットする。フリップ７０ツブ３がリ
セットされたことにより、１０− ＯＲゲート４を介してＡＮＤゲート５にローレベルの信
号が与えられ、このゲートが閉じられる。
ミング信号をｌＣＰＵサイクル期間だけ遅延してフリッ
プ７０ツブ３をリセットする。フリップ７０ツブ３がリ
セットされたことにより、１０− ＯＲゲート４を介してＡＮＤゲート５にローレベルの信
号が与えられ、このゲートが閉じられる。
したがって、レジスタ１４には分岐命令が出力されたと
きのその分岐命令に対応するアドレスデータと分岐命令
に基づく行先のアドレスデータとが記憶されることにな
る。レジスタ１４に記憶された分岐命令のアドレスデー
タはマルチプレクサ９を介してメ［す１０に与えられる
。メモリ１０はアドレス指定された番地からデータを読
出す。読出されたデータが論理「０」のとき、すなわち
ＣＰＵ１の実すテした命令がテストすべき命令でないと
きにはＡ Ｎ Ｉ）ゲー１−１１が閉じられ、オーバレ
イメモリ１２にｌ送信号が与えられない。しかし、メモ
リ１０からテストすべき命令に対応する番地から論理「
１］のデータが読出されると、ＡＮＤゲート１１は１送
信号をオーバレイメモリ１２に与える。したがって、オ
ーバレイメモリ１２はレジスタ１４に記憶されている所
望の分岐命令のアドレスデータを記憶する。
きのその分岐命令に対応するアドレスデータと分岐命令
に基づく行先のアドレスデータとが記憶されることにな
る。レジスタ１４に記憶された分岐命令のアドレスデー
タはマルチプレクサ９を介してメ［す１０に与えられる
。メモリ１０はアドレス指定された番地からデータを読
出す。読出されたデータが論理「０」のとき、すなわち
ＣＰＵ１の実すテした命令がテストすべき命令でないと
きにはＡ Ｎ Ｉ）ゲー１−１１が閉じられ、オーバレ
イメモリ１２にｌ送信号が与えられない。しかし、メモ
リ１０からテストすべき命令に対応する番地から論理「
１］のデータが読出されると、ＡＮＤゲート１１は１送
信号をオーバレイメモリ１２に与える。したがって、オ
ーバレイメモリ１２はレジスタ１４に記憶されている所
望の分岐命令のアドレスデータを記憶する。
上述のごとく、この実施例によれば、オーバレイメモリ
１２には所望のテスト寸べき分岐命令のアドレスデータ
すなわちＣ１カバレージ指標のみが記憶されるので、オ
ーバレイメモリ１２の内容を解析することによって、容
易にプログラムのテストを行なうことができる。
１２には所望のテスト寸べき分岐命令のアドレスデータ
すなわちＣ１カバレージ指標のみが記憶されるので、オ
ーバレイメモリ１２の内容を解析することによって、容
易にプログラムのテストを行なうことができる。
なお、上述の実施例ではＣＰＬｌｌを８ビツトとして構
成し、メモリ１０を６４にバイトｘ１ｂ目のエリアを有
するものとしたが、第２図に示すようにＣＰｔＪｌが１
６ビツトであれば２１ Ｇ ｘ １ｂｉｔのエリアを有
するＲＡＭを用いればよい。また、ＣＰＬＪｌから出力
される分岐アドレスがＡ。
成し、メモリ１０を６４にバイトｘ１ｂ目のエリアを有
するものとしたが、第２図に示すようにＣＰｔＪｌが１
６ビツトであれば２１ Ｇ ｘ １ｂｉｔのエリアを有
するＲＡＭを用いればよい。また、ＣＰＬＪｌから出力
される分岐アドレスがＡ。
ないしＡｚｏであれば上位の１６ビツトをメモリ１０に
対応させればよい。
対応させればよい。
第１図はこの発明の一実施例の概略ブロック図である。
第２図および第３図は第１図に示すＣＰＵとメモリとの
対応関係を説明するための図である。第４図および第５
図はこの発明の一実施例の具体的な動作を説明するため
のフロー図である。 図において、１はＣＰＵ１２は命令デコーダ、３はフリ
ップ７０ツブ、４はＯＲゲート、５はＡＮＤゲート、６
はレジスタ、７はデレー回路、８はコントロール回路、
９はマルチプレクサ、１０はメモリ、１２はオーバレイ
メモリ、１３はＣＰＵ１１４はレジスタを示す。 １３− 第２図 第３図 第４図 第５図 スタート γａＣｒｔ、＋ ｃｒ帽較 狡工 Ｎｏ 紅！８座・ オーツτしイメモリ ２６９−
対応関係を説明するための図である。第４図および第５
図はこの発明の一実施例の具体的な動作を説明するため
のフロー図である。 図において、１はＣＰＵ１２は命令デコーダ、３はフリ
ップ７０ツブ、４はＯＲゲート、５はＡＮＤゲート、６
はレジスタ、７はデレー回路、８はコントロール回路、
９はマルチプレクサ、１０はメモリ、１２はオーバレイ
メモリ、１３はＣＰＵ１１４はレジスタを示す。 １３− 第２図 第３図 第４図 第５図 スタート γａＣｒｔ、＋ ｃｒ帽較 狡工 Ｎｏ 紅！８座・ オーツτしイメモリ ２６９−
Claims (1)
- 【特許請求の範囲】 複数の分岐命令を含むプログラムにおいて、前記プログ
ラムを実行したときに前記分岐命令が正常に実行された
か否かを示すＣ１カバレージ指標を収集するためのプロ
グラムテスト装置であって、前記プログラムを実行した
ときに、前記分岐命令とその分岐命令によって指定され
る行先のそれぞれのアドレスデータを出力するための中
央処理手段、 前記中央処理手段が前記分岐命令を実行したときに出力
するデータをデコードするデコーダ、前記分岐命令とそ
の分岐命令によって指定される行先のそれぞれを表わす
アドレスデータを記憶するための記憶手段、 前記記憶手段に記憶すべき分岐命令のアドレスデータを
指定するためのアドレスデータ指定手段、前記アドレス
データ指定手段で指定されたアドレスデータと前記記憶
手段に記憶されているアドレスデータとの一致を判別す
る判別手段、および前記判別手段の一致判別出力に応じ
て、前記中央処理手段から出力される前記分岐命令のア
ドレスデータを前記記憶手段に記憶させるための制御手
段を備えた、プログラムテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035039A JPS59160248A (ja) | 1983-03-03 | 1983-03-03 | プログラムテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035039A JPS59160248A (ja) | 1983-03-03 | 1983-03-03 | プログラムテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59160248A true JPS59160248A (ja) | 1984-09-10 |
Family
ID=12430902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035039A Pending JPS59160248A (ja) | 1983-03-03 | 1983-03-03 | プログラムテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160248A (ja) |
-
1983
- 1983-03-03 JP JP58035039A patent/JPS59160248A/ja active Pending
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