JPH0261731A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0261731A JPH0261731A JP63213974A JP21397488A JPH0261731A JP H0261731 A JPH0261731 A JP H0261731A JP 63213974 A JP63213974 A JP 63213974A JP 21397488 A JP21397488 A JP 21397488A JP H0261731 A JPH0261731 A JP H0261731A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- output
- branch
- address
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプロセッサの構成に関するものであ
り、特に命令実行のトレースが外部から容易に行えるマ
イクロプロセッサに関するものである。
り、特に命令実行のトレースが外部から容易に行えるマ
イクロプロセッサに関するものである。
従来の技術
マイクロプロセッサの動作を評価する場合、或いはマイ
クロプロセッサ・システムを用いてプログラム開発を行
う場合、プロセッサが正常に動作しているか、或いはプ
ログラムが正常に実行されているかを監視するためにマ
イクロプロセッサが命令をフェッチするために出力する
アドレスを追跡する方法がある。このような方法を用い
てマイクロプロセッサをテストする場合、命令フェッチ
をトレースするための特殊な装置が用いられる。
クロプロセッサ・システムを用いてプログラム開発を行
う場合、プロセッサが正常に動作しているか、或いはプ
ログラムが正常に実行されているかを監視するためにマ
イクロプロセッサが命令をフェッチするために出力する
アドレスを追跡する方法がある。このような方法を用い
てマイクロプロセッサをテストする場合、命令フェッチ
をトレースするための特殊な装置が用いられる。
第４図に、このような装置の構成を示す。第１図におい
で１は監視対象のマイクロプロセッサ、２はマイクロプ
ロセッサ１が命令やデータをアクセスする主メモリであ
り、これらの間はデータバス３、アドレスバス４及び制
御バス５で接続されている。論理回路６は制御バスを監
視していて、マイクロプロセッサが命令フェッチのため
に主メモリ２をアクセスした場合、トレースメモリ８に
アドレスバス４の内容を書くべく制御信号を出力する。
で１は監視対象のマイクロプロセッサ、２はマイクロプ
ロセッサ１が命令やデータをアクセスする主メモリであ
り、これらの間はデータバス３、アドレスバス４及び制
御バス５で接続されている。論理回路６は制御バスを監
視していて、マイクロプロセッサが命令フェッチのため
に主メモリ２をアクセスした場合、トレースメモリ８に
アドレスバス４の内容を書くべく制御信号を出力する。
カウンタ７は論理回路６によって動作し、トレースメモ
リ８のアドレスを順次進める。このような装置によって
マイクロプロセッサの実行する命令が逐一トレースメモ
リに蓄えられ、後にこのトレースメモリの内容を解析す
ることによって逆にマイクロプロセッサが実行したプロ
グラム上に道すじをたどることができる。
リ８のアドレスを順次進める。このような装置によって
マイクロプロセッサの実行する命令が逐一トレースメモ
リに蓄えられ、後にこのトレースメモリの内容を解析す
ることによって逆にマイクロプロセッサが実行したプロ
グラム上に道すじをたどることができる。
発明が解決しようとする課題
このような従来の回路ではマイクロプロセッサが命令フ
ェッチを行うかを常に監視するための論理回路６が必要
である。また、マイクロプロセッサの１回の命令フェッ
チにトレースメモリーの１ワードを使用するために長大
なプログラム或いはループやジャンプを多（含むプログ
ラムを実行する場合には多量のトレースメモリが必要と
なる。
ェッチを行うかを常に監視するための論理回路６が必要
である。また、マイクロプロセッサの１回の命令フェッ
チにトレースメモリーの１ワードを使用するために長大
なプログラム或いはループやジャンプを多（含むプログ
ラムを実行する場合には多量のトレースメモリが必要と
なる。
本発明はこのような点に関してなされたものであり、マ
イクロプロセッサに容易なハードウェアを付加すること
によって実行命令のトレースを容易にすることを目的と
している。
イクロプロセッサに容易なハードウェアを付加すること
によって実行命令のトレースを容易にすることを目的と
している。
課題を解決するための手段
本発明は上記問題点を解決するために、マイクロプロセ
ッサの命令デコード回路から出力される分岐命令実行を
示す信号線を一時的に保持し、分岐後の命令をフェッチ
するためにマイクロプロセッサが分岐アドレスを出力す
るのに同期して、この保持回路の出力を外部に送出する
。
ッサの命令デコード回路から出力される分岐命令実行を
示す信号線を一時的に保持し、分岐後の命令をフェッチ
するためにマイクロプロセッサが分岐アドレスを出力す
るのに同期して、この保持回路の出力を外部に送出する
。
さらに、分岐アドレスに対してアドレスの境界を示す一
組の境界レジスタと、分岐アドレスがこの境界レジスタ
の示す境界内にあるかどうかを判定する比較回路を備え
、境界内へ分岐した場合のみ保持回路の出力を外部に送
出する。
組の境界レジスタと、分岐アドレスがこの境界レジスタ
の示す境界内にあるかどうかを判定する比較回路を備え
、境界内へ分岐した場合のみ保持回路の出力を外部に送
出する。
作 用
本発明は上記した構成により、分岐命令実行時にマイク
ロプロセッサが出力する分岐アドレスに同期して、分岐
命令フェッチであることを示す信号が出力される。分岐
命令以外の命令実行においては命令フェッチ・アドレス
は１ずつ増加するだけであるから、この信号によって分
岐アドレスを順次トレースメモリに読み込むことによっ
て、マイクロプロセッサにおける命令実行の様子が全て
観測できることになる。
ロプロセッサが出力する分岐アドレスに同期して、分岐
命令フェッチであることを示す信号が出力される。分岐
命令以外の命令実行においては命令フェッチ・アドレス
は１ずつ増加するだけであるから、この信号によって分
岐アドレスを順次トレースメモリに読み込むことによっ
て、マイクロプロセッサにおける命令実行の様子が全て
観測できることになる。
実 施 例
第１図は本発明のマイクロプロセッサの一実施例を示す
ブロック図である。第１図において、１０はマイクロプ
ロセッサのデータバス、１１は同じくアドレスバスであ
る。これらのバスは各々データ入出力回路１２及びデー
タレジスタ１３、アドレス出力回路１４及びアドレスレ
ジスタ１５を介して内部バス１６に接続されている。内
部データバス−にはアドレス演算やデータ演算を行うＡ
ＬＵ１７、アドレス、データ等を一時的に蓄積する汎用
レジスタ１８、プロセッサの内部状態やＡＬＵ１５のプ
ラグなどが格納される状態レジスタ１９などが接続され
ている。プロセッサが主メモノの所定の番地に格納され
ている命令を実行する場合、プログラムカウンタ２０か
らアドレスレジスタ１５、アドレス出力回路１４を介し
てアドレスバス１１に所定のアドレスが出力され、この
アドレスに対応する主メモリの内容がデータバス１０、
データ入出力回路１２、データレジスタ１３を介して命
令レジスタ２１に読み込まれる。読み込まれた命令はデ
コーダ２２において解読されマイクロプロセッサ各部に
送出される。デコーダ２２から出力される制御線２３の
うち、分岐命令信号線２４は、マイクロプロセッサ内の
関係するブロックに逆出されると同時に保持回路２５に
接続され、出力回路２６及び出力端子２７を介してマイ
クロプロセッサ外部に出力されている。
ブロック図である。第１図において、１０はマイクロプ
ロセッサのデータバス、１１は同じくアドレスバスであ
る。これらのバスは各々データ入出力回路１２及びデー
タレジスタ１３、アドレス出力回路１４及びアドレスレ
ジスタ１５を介して内部バス１６に接続されている。内
部データバス−にはアドレス演算やデータ演算を行うＡ
ＬＵ１７、アドレス、データ等を一時的に蓄積する汎用
レジスタ１８、プロセッサの内部状態やＡＬＵ１５のプ
ラグなどが格納される状態レジスタ１９などが接続され
ている。プロセッサが主メモノの所定の番地に格納され
ている命令を実行する場合、プログラムカウンタ２０か
らアドレスレジスタ１５、アドレス出力回路１４を介し
てアドレスバス１１に所定のアドレスが出力され、この
アドレスに対応する主メモリの内容がデータバス１０、
データ入出力回路１２、データレジスタ１３を介して命
令レジスタ２１に読み込まれる。読み込まれた命令はデ
コーダ２２において解読されマイクロプロセッサ各部に
送出される。デコーダ２２から出力される制御線２３の
うち、分岐命令信号線２４は、マイクロプロセッサ内の
関係するブロックに逆出されると同時に保持回路２５に
接続され、出力回路２６及び出力端子２７を介してマイ
クロプロセッサ外部に出力されている。
主メモリから読み出され命令レジスタ２１に格納された
命令が分岐命令である場合、マイクロプロセッサは状態
レジスタ１９の値を参照して次命令の７エツチを予め＋
１増加されたプログラムカウンタ２０の示すアドレスか
ら行うか、分岐命令で指示された分岐アドレスから行う
かを判断すると同時に、分岐命令信号線２４を介して保
持回路２５にデコーダ２２からの分岐命令信号、すなわ
ち論理１を保持する。この保持回路２５の出力は次命令
のフェッチアドレスが、アドレスレジスタ１５からアド
レス出力回路１４を経てアドレスバス１１に送出される
タイミングに合わせて、出力回路２６から出力端子２７
に出力される。換言すれば、出力端子２７にはマイクロ
プロセッサが分岐命令実行後に初めてフェッチにい（ア
ドレスに同期して論理１が出力される。従ってこの出力
端子２７上の信号を使ってアドレスバス１１上のアドレ
スをトレースメモリに順次格納していくことによって、
分岐命令直後に実行される命令のアドレスがトレースメ
モリに順次格納されることになる。分岐命令以外の命令
実行においては命令フェッチアドレスはプログラムカウ
ンタ２０において自戒される＋１ずつ増加する値となる
から、トレースメモリに格納されたアドレスを観測する
ことによってマイクロプロセッサにおける命令実行の様
子が全て観測できることになる。
命令が分岐命令である場合、マイクロプロセッサは状態
レジスタ１９の値を参照して次命令の７エツチを予め＋
１増加されたプログラムカウンタ２０の示すアドレスか
ら行うか、分岐命令で指示された分岐アドレスから行う
かを判断すると同時に、分岐命令信号線２４を介して保
持回路２５にデコーダ２２からの分岐命令信号、すなわ
ち論理１を保持する。この保持回路２５の出力は次命令
のフェッチアドレスが、アドレスレジスタ１５からアド
レス出力回路１４を経てアドレスバス１１に送出される
タイミングに合わせて、出力回路２６から出力端子２７
に出力される。換言すれば、出力端子２７にはマイクロ
プロセッサが分岐命令実行後に初めてフェッチにい（ア
ドレスに同期して論理１が出力される。従ってこの出力
端子２７上の信号を使ってアドレスバス１１上のアドレ
スをトレースメモリに順次格納していくことによって、
分岐命令直後に実行される命令のアドレスがトレースメ
モリに順次格納されることになる。分岐命令以外の命令
実行においては命令フェッチアドレスはプログラムカウ
ンタ２０において自戒される＋１ずつ増加する値となる
から、トレースメモリに格納されたアドレスを観測する
ことによってマイクロプロセッサにおける命令実行の様
子が全て観測できることになる。
第２図は本発明の第２の実施例を示すブロック図である
。第２図において３０〜４７は第１図における１０〜２
７に同じである。分岐命令信号４４及び状態レジスタ３
９の出力は状態セレクタ４８に送出され、ここで分岐条
件が判定され実際に分岐が生じる場合のみ分岐実行信号
線４９に論理１が送出される。以下、第１の実施例にお
いて説明したように、この信号は分岐先アドレスがアド
レスレジスタ３５からアドレス出力回路３４を経てアド
レスバス３１に送出されるタイミングに合わせて出力回
路４６から出力端子４７に出力される。すなわち出力端
子４７にはマイクロプロセッサが分岐命令を実行し実際
に分岐を行った後に初めてフェッチにいくアドレスに同
期して論理１が出力される。従ってこの端子を用いてト
レースメモリに格納された内容は実際に分岐した飛び先
のみとなり、トレースメモリの消費量は第１の実施例に
おけるトレースメモリの消費量よりもさらに少ないもの
となる。
。第２図において３０〜４７は第１図における１０〜２
７に同じである。分岐命令信号４４及び状態レジスタ３
９の出力は状態セレクタ４８に送出され、ここで分岐条
件が判定され実際に分岐が生じる場合のみ分岐実行信号
線４９に論理１が送出される。以下、第１の実施例にお
いて説明したように、この信号は分岐先アドレスがアド
レスレジスタ３５からアドレス出力回路３４を経てアド
レスバス３１に送出されるタイミングに合わせて出力回
路４６から出力端子４７に出力される。すなわち出力端
子４７にはマイクロプロセッサが分岐命令を実行し実際
に分岐を行った後に初めてフェッチにいくアドレスに同
期して論理１が出力される。従ってこの端子を用いてト
レースメモリに格納された内容は実際に分岐した飛び先
のみとなり、トレースメモリの消費量は第１の実施例に
おけるトレースメモリの消費量よりもさらに少ないもの
となる。
第３図は本発明の第３の実施例を示すブロック図である
。第３図において５０〜６７は第１図における１０〜２
７に同じであり、６８〜６９は第２図における４８〜４
９に同じである。内部データバス５６には上限レジスタ
７０及び下限レジスタ７１が接続されており、この２本
のレジスタの出力及びアドレスレジスタ５５の出力が比
較回路７２の入力となっている。この比較回路７２はア
ドレスレジスタ５５の出力するアドレス値が２つのレジ
スタ７０及び７１の示すアドレス値の間にある時に論理
１をＡＮＤ回路７３に出力する。ＡＮＤ回路７３の一方
の入力は分岐実行信号線６９であり、出力は保持回路６
５に送られている。本実施例は第２の実施例と次の点で
異なっている。
。第３図において５０〜６７は第１図における１０〜２
７に同じであり、６８〜６９は第２図における４８〜４
９に同じである。内部データバス５６には上限レジスタ
７０及び下限レジスタ７１が接続されており、この２本
のレジスタの出力及びアドレスレジスタ５５の出力が比
較回路７２の入力となっている。この比較回路７２はア
ドレスレジスタ５５の出力するアドレス値が２つのレジ
スタ７０及び７１の示すアドレス値の間にある時に論理
１をＡＮＤ回路７３に出力する。ＡＮＤ回路７３の一方
の入力は分岐実行信号線６９であり、出力は保持回路６
５に送られている。本実施例は第２の実施例と次の点で
異なっている。
すなわち、出力端子６７に論理１が出力されるのは、マ
イクロプロセッサが分岐命令を実行して実際に分岐を行
い、かつ分岐先アドレスが上限レジスタ７０及び下限レ
ジスタ７１で示された範囲である場合である。従って、
この端子を用いてトレースメモリに格納された内容は、
２つのレジスタ７０及び７１で示された範囲での飛び先
のみであり、第２の実施例に比べてトレースメモリの消
費はさらに少ないものとなる。
イクロプロセッサが分岐命令を実行して実際に分岐を行
い、かつ分岐先アドレスが上限レジスタ７０及び下限レ
ジスタ７１で示された範囲である場合である。従って、
この端子を用いてトレースメモリに格納された内容は、
２つのレジスタ７０及び７１で示された範囲での飛び先
のみであり、第２の実施例に比べてトレースメモリの消
費はさらに少ないものとなる。
発明の効果
本発明は、以上説明したように、分岐命令実行後の或い
は分岐実行後の命令フェッチアドレスの送出に同期して
特定の出力を外部に送出する手段を付加することによっ
て、プロセッサ外部における命令のトレースが容易に行
うことができるマイクロプロセッサを構成することがで
きる。さらにこのような構成によって、トレースメモリ
の消費を減らすことができ、より大きなプログラムのト
レースが可能となり実用的にきわめて有用である。
は分岐実行後の命令フェッチアドレスの送出に同期して
特定の出力を外部に送出する手段を付加することによっ
て、プロセッサ外部における命令のトレースが容易に行
うことができるマイクロプロセッサを構成することがで
きる。さらにこのような構成によって、トレースメモリ
の消費を減らすことができ、より大きなプログラムのト
レースが可能となり実用的にきわめて有用である。
第１図は本発明の第１の実施例におけるマイクロプロセ
ッサの構成を示すブロック図、第２図は本発明の第２の
実施例におけるマイクロプロセッサの構成を示すブロッ
ク図、第３図は本発明の第３の実施例におけるマイクロ
プロセッサの構成を示すブロック図、第４図は従来のマ
イクロプロセッサの命令実行のトレースを行う装置の構
成図である。 ２１．４１．６１・・・・・・命令レジスタ、２２，４
２．６２・・・・・・デコーダ、２５，４５．６５・・
・・・・保持回路、２６，４６．６６・・・・・・出力
回路、４８゜６８・・・・・・状態セレクタ、７０・・
・・・・上限レジスタ、７１・・・・・・下限レジスタ
、７２・・・・・・比較回路。 代理人の氏名 弁理士 粟野重孝 ほか１名図
ッサの構成を示すブロック図、第２図は本発明の第２の
実施例におけるマイクロプロセッサの構成を示すブロッ
ク図、第３図は本発明の第３の実施例におけるマイクロ
プロセッサの構成を示すブロック図、第４図は従来のマ
イクロプロセッサの命令実行のトレースを行う装置の構
成図である。 ２１．４１．６１・・・・・・命令レジスタ、２２，４
２．６２・・・・・・デコーダ、２５，４５．６５・・
・・・・保持回路、２６，４６．６６・・・・・・出力
回路、４８゜６８・・・・・・状態セレクタ、７０・・
・・・・上限レジスタ、７１・・・・・・下限レジスタ
、７２・・・・・・比較回路。 代理人の氏名 弁理士 粟野重孝 ほか１名図
Claims (2)
- （１）命令デコード回路と、この命令デコード回路から
出力される分岐命令の実行を示す分岐命令信号線と、こ
の線上の信号を保持する保持回路と、分岐命令の実行に
よって出力される分岐アドレスに同期して前記保持回路
の出力を外部に送出する出力手段と、この出力手段に接
続された出力端子とを含むことを特徴としたマイクロプ
ロセッサ。 - （２）命令デコード回路と、この命令デコード回路から
出力される分岐命令の実行を示す分岐命令信号と、この
線上の信号を保持する保持回路と、第１の境界レジスタ
と、第２の境界レジスタと、分岐命令の実行によって出
力される分岐アドレスと前記第１及び第２の境界レジス
タの値とこの分岐アドレスを比較し、分岐アドレスが前
記第１及び第２の境界レジスタの値の範囲にあるかを判
断する比較回路と、前記比較回路の出力によって前記保
持回路の出力を外部に送出する出力手段と、この出力手
段に接続された出力端子とを含むことを特徴としたマイ
クロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213974A JPH0261731A (ja) | 1988-08-29 | 1988-08-29 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213974A JPH0261731A (ja) | 1988-08-29 | 1988-08-29 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0261731A true JPH0261731A (ja) | 1990-03-01 |
Family
ID=16648149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213974A Pending JPH0261731A (ja) | 1988-08-29 | 1988-08-29 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0261731A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03260843A (ja) * | 1990-03-12 | 1991-11-20 | Fujitsu Ltd | 実行確認装置 |
| US6665821B1 (en) | 1998-03-31 | 2003-12-16 | Seiko Epson Corporation | Microcomputer, electronic equipment, and debugging system |
| US7065749B2 (en) | 2000-03-28 | 2006-06-20 | Nec Electronics Corporation | Program development compressed trace support apparatus |
-
1988
- 1988-08-29 JP JP63213974A patent/JPH0261731A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03260843A (ja) * | 1990-03-12 | 1991-11-20 | Fujitsu Ltd | 実行確認装置 |
| US6665821B1 (en) | 1998-03-31 | 2003-12-16 | Seiko Epson Corporation | Microcomputer, electronic equipment, and debugging system |
| WO2004075058A1 (ja) * | 1998-03-31 | 2004-09-02 | Makoto Kudo | マイクロコンピュータ、電子機器及びデバッグシステム |
| US6922795B2 (en) | 1998-03-31 | 2005-07-26 | Seiko Epson Corporation | Microcomputer, electronic equipment, and debugging system |
| US7065678B2 (en) | 1998-03-31 | 2006-06-20 | Seiko Epson Corporation | Microcomputer, electronic equipment, and debugging system |
| US7065749B2 (en) | 2000-03-28 | 2006-06-20 | Nec Electronics Corporation | Program development compressed trace support apparatus |
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