JPS59158451A - プログラムテスト装置 - Google Patents
プログラムテスト装置Info
- Publication number
- JPS59158451A JPS59158451A JP58033615A JP3361583A JPS59158451A JP S59158451 A JPS59158451 A JP S59158451A JP 58033615 A JP58033615 A JP 58033615A JP 3361583 A JP3361583 A JP 3361583A JP S59158451 A JPS59158451 A JP S59158451A
- Authority
- JP
- Japan
- Prior art keywords
- branch instruction
- program
- executed
- instruction
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
- G06F11/3676—Test management for coverage analysis
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
この発明は、プログラムテスト装置に関し、特に、分岐
命令を含むプログラムを実行したとき、分岐命令によっ
て分岐される流れの各ステップを実行したか否かをテス
トするようなプログラムテスト装置に関する。
命令を含むプログラムを実行したとき、分岐命令によっ
て分岐される流れの各ステップを実行したか否かをテス
トするようなプログラムテスト装置に関する。
発明の背景
第１図はこの発明の背景となる一般的なプログラムの流
れを示すフロー図である。第１図におい、プログラムは
ステップ（図示ではＳＰと略称する）１ないしステップ
４を含み、ステップ１は分岐命令であり、その内￥ｆｆ
Ａを判別してＹＥＳであれば流れＱのステップ２ないし
ステップ４に進み、各ステップの内容ＢないしＤを実行
する。ステップ１においてＮｏであれば流れＯのステッ
プ４に分岐してその内容りを実行する。
れを示すフロー図である。第１図におい、プログラムは
ステップ（図示ではＳＰと略称する）１ないしステップ
４を含み、ステップ１は分岐命令であり、その内￥ｆｆ
Ａを判別してＹＥＳであれば流れＱのステップ２ないし
ステップ４に進み、各ステップの内容ＢないしＤを実行
する。ステップ１においてＮｏであれば流れＯのステッ
プ４に分岐してその内容りを実行する。
上述のプログラムをコンピュータが正常に実行し得るか
否かをテストするためには、作成されたプログラムをデ
バッギングしてバグ出しを行なう必要がある。しかし、
このようなデパッギングを行なうためには、大型のコン
ピュータなどを必要とし、簡単にプログラムのテストを
行なうことができなかった。
否かをテストするためには、作成されたプログラムをデ
バッギングしてバグ出しを行なう必要がある。しかし、
このようなデパッギングを行なうためには、大型のコン
ピュータなどを必要とし、簡単にプログラムのテストを
行なうことができなかった。
一方、最近では、プログラムのテスト（またはデバッグ
）の完全性をチェックするために、プログラムがどう実
行されたかというよりも、むしろプログラム中のどの部
分がまだ実行されていないかをより効率的な手法によっ
て明らかにする必要性が生じてきた。そこで、最近では
、プログラムのテストの一手法としてカバレージ分析が
ある。
）の完全性をチェックするために、プログラムがどう実
行されたかというよりも、むしろプログラム中のどの部
分がまだ実行されていないかをより効率的な手法によっ
て明らかにする必要性が生じてきた。そこで、最近では
、プログラムのテストの一手法としてカバレージ分析が
ある。
カバレージ分析のうち複数のステップを含むプログラム
において、少なくとも１回以上実行されたステップの数
の割合のことを０１カバレージ指標と称されている。こ
のようなＣ１カバレージ指標収集してプログラムをテス
トするような装置は従来よりなかった。
において、少なくとも１回以上実行されたステップの数
の割合のことを０１カバレージ指標と称されている。こ
のようなＣ１カバレージ指標収集してプログラムをテス
トするような装置は従来よりなかった。
発明の目的
それゆえに、この発明の主たる目的は、少な（とも分岐
命令を正常に実行したかを示すＣ１カバレージ指標を収
集してプログラムをテストするようなプログラムテスト
装置を提供することである。
命令を正常に実行したかを示すＣ１カバレージ指標を収
集してプログラムをテストするようなプログラムテスト
装置を提供することである。
発明のｍ成および効果
この発明を要約すれば、少なくとも分岐命令を含むプロ
グラムをテストするための装置であって、中央処理手段
がプログラムを実行したときに分岐命令とその分岐命令
によって指定される行先を表わすアドレス信号を出力し
、その分岐命令を表わすデータをデコードしたことに応
じて、分岐命令とその分岐命令によって指定される行先
のそれぞれを表わすアドレスデータを記憶するように構
成したものである。
グラムをテストするための装置であって、中央処理手段
がプログラムを実行したときに分岐命令とその分岐命令
によって指定される行先を表わすアドレス信号を出力し
、その分岐命令を表わすデータをデコードしたことに応
じて、分岐命令とその分岐命令によって指定される行先
のそれぞれを表わすアドレスデータを記憶するように構
成したものである。
したがって、この発明によれば、分岐命令によって分岐
された流れの行先を表わすアドレスを知ることができる
ので、分岐命令が正常に実行されたか否かを容易に判断
することができる。
された流れの行先を表わすアドレスを知ることができる
ので、分岐命令が正常に実行されたか否かを容易に判断
することができる。
以下に、図面に示す実施例とともにこの発明をより具体
的に説明する。
的に説明する。
実施例の説明
第２図はこの発明の一実施例の概略ブロック図である。
まず、第２図を参照して構成について説明する。中央処
理手段としてのＣＰＵ１は内蔵されているプログラムを
実行するものであって、このｃｐｕｉにはデータバスＤ
ＢとアドレスバスＡＢとコントロールバスＣＢとが接続
される。データバスＤＢには命令デコーダ２が接続され
る。この命令デコーダ２はＣＰＬｌｌがプログラムに含
まれる分岐命令を実行したときにデータバスＤＢに出力
されるフェッチデータをデコードすることにより分岐命
令を検出するものである。命令デコーダ２によって分岐
命令に基づくデータがデコードされると、そのデコード
出力はノリツブフロップ３とＯＲゲート４の一方入力端
とに与えられる。
理手段としてのＣＰＵ１は内蔵されているプログラムを
実行するものであって、このｃｐｕｉにはデータバスＤ
ＢとアドレスバスＡＢとコントロールバスＣＢとが接続
される。データバスＤＢには命令デコーダ２が接続され
る。この命令デコーダ２はＣＰＬｌｌがプログラムに含
まれる分岐命令を実行したときにデータバスＤＢに出力
されるフェッチデータをデコードすることにより分岐命
令を検出するものである。命令デコーダ２によって分岐
命令に基づくデータがデコードされると、そのデコード
出力はノリツブフロップ３とＯＲゲート４の一方入力端
とに与えられる。
また、コントロールバスＣＢにはコントロール回路８が
接続される。このコントロール回路８はＣＰＵＩがプロ
グラムを実行するごとにタイミング信号を出力する。こ
のタイミング信号は命令デコーダ２に与えられるととも
に、デレー回路（ＤＬ）７を介してフリップ７０ツブ３
のリセット入力端に与えられる。デレー回路７はｌＣＰ
Ｕサイクル５− 期間だけ遅延するものである。したがって、ノリツブ７
０ツブ３は命令デコーダ２が分岐命令を検出したときに
セットされ、その侵分岐命令による行先のアドレスを出
力する１ＣＰＣＩサイクル期間経過後にリセットされる
。すなわち、フリップ７０ツブ３は分岐命令が出力され
てからその分岐命令によって分岐される行先のアドレス
が出力されるまでの間セットされている。フリップ７０
ツブ３の出力はＯＲゲート４の他方入力端に与えられる
。したがって、ＯＲゲート４は分岐命令が出力されてか
らその分岐命令による行先のアドレスが出力されるまで
の間ハイレベルの信号をＡＮＤゲート５の一方入力端に
与える。このＡＮＤゲート５の他方入力端にはコントロ
ール回路８からタイミング信号が与えられる。したがっ
て、ＡＮＤゲート５は分岐命令が出力されてからその分
岐命令による行先のアドレスが出力されるまでの間タイ
ミング信号をレジスタ９に与える。一方、アドレスバス
ＡＢにはバッファレジスタ６が接続される。
接続される。このコントロール回路８はＣＰＵＩがプロ
グラムを実行するごとにタイミング信号を出力する。こ
のタイミング信号は命令デコーダ２に与えられるととも
に、デレー回路（ＤＬ）７を介してフリップ７０ツブ３
のリセット入力端に与えられる。デレー回路７はｌＣＰ
Ｕサイクル５− 期間だけ遅延するものである。したがって、ノリツブ７
０ツブ３は命令デコーダ２が分岐命令を検出したときに
セットされ、その侵分岐命令による行先のアドレスを出
力する１ＣＰＣＩサイクル期間経過後にリセットされる
。すなわち、フリップ７０ツブ３は分岐命令が出力され
てからその分岐命令によって分岐される行先のアドレス
が出力されるまでの間セットされている。フリップ７０
ツブ３の出力はＯＲゲート４の他方入力端に与えられる
。したがって、ＯＲゲート４は分岐命令が出力されてか
らその分岐命令による行先のアドレスが出力されるまで
の間ハイレベルの信号をＡＮＤゲート５の一方入力端に
与える。このＡＮＤゲート５の他方入力端にはコントロ
ール回路８からタイミング信号が与えられる。したがっ
て、ＡＮＤゲート５は分岐命令が出力されてからその分
岐命令による行先のアドレスが出力されるまでの間タイ
ミング信号をレジスタ９に与える。一方、アドレスバス
ＡＢにはバッファレジスタ６が接続される。
このバッフ７レジスタ６にはコントロール回路８６−
からタイミング信号が与えられている。したがって、バ
ッファレジスタ６はタイミング信号に基づいて、ＣＰＵ
１からアドレスバスＡＢｋｍ出力されたアドレス信号を
一時記憶する。バッフ７レジスタ６に一時記憶されたア
ドレス信号はレジスタ９に与えられる。レジスタ９はバ
ッファレジスタ６から出力されたアドレス信号すなわち
分岐命令とその分岐命令によって指定される行先のアド
レスデータとを記憶する。
ッファレジスタ６はタイミング信号に基づいて、ＣＰＵ
１からアドレスバスＡＢｋｍ出力されたアドレス信号を
一時記憶する。バッフ７レジスタ６に一時記憶されたア
ドレス信号はレジスタ９に与えられる。レジスタ９はバ
ッファレジスタ６から出力されたアドレス信号すなわち
分岐命令とその分岐命令によって指定される行先のアド
レスデータとを記憶する。
第３図はこの発明の一実施例の具体的な動作を説明する
ためのフロー図である。次に、第３図を参照して第２図
の具体的な動作について説明する。
ためのフロー図である。次に、第３図を参照して第２図
の具体的な動作について説明する。
まず、ＣＰＬＪＩはステップ１１においてＣＰ Ｕフェ
ッチサイクルになるとステップ１２においてフェッチデ
ータをデータバスＤＢに出力する。その後、ステップ１
３のサブルーチンにおいて次のフェッチデータを入力し
、その命令を実行する。ＣＰＵ１はステップ１１ないし
ステップ１３の動作を繰返し実行し、所定のプログラム
に基づく処理を行なう。ステップ１２においてフェッチ
データがデータバスＤＢに出力されると、ステップ１４
においてｃｐｕｉが実行した命令に対応するアドレスデ
ータがアドレスバスＡＢを介してバッファレジスタ６に
記憶される。一方、命令デコーダ２はＣＰＵ１からデー
タバスＤＢを介して出力される分岐命令に基づくデータ
をデコードし、そのデコード出力でフリップフロップ３
をセットする。
ッチサイクルになるとステップ１２においてフェッチデ
ータをデータバスＤＢに出力する。その後、ステップ１
３のサブルーチンにおいて次のフェッチデータを入力し
、その命令を実行する。ＣＰＵ１はステップ１１ないし
ステップ１３の動作を繰返し実行し、所定のプログラム
に基づく処理を行なう。ステップ１２においてフェッチ
データがデータバスＤＢに出力されると、ステップ１４
においてｃｐｕｉが実行した命令に対応するアドレスデ
ータがアドレスバスＡＢを介してバッファレジスタ６に
記憶される。一方、命令デコーダ２はＣＰＵ１からデー
タバスＤＢを介して出力される分岐命令に基づくデータ
をデコードし、そのデコード出力でフリップフロップ３
をセットする。
また、このデコード出力はＯＲゲート４を介してＡＮＤ
ゲート５に与えられ、このＡＮＤゲート５を開く。ＡＮ
Ｄゲー１へ５はコントロール回路８からのタイミング信
号 がって、レジスタ９にはバッファレジスタ６に記憶され
ている分岐命令に対応するアドレスデータが記憶される
。次のＣＰ（Ｊサイクルにおいて分岐命令によって指定
される行先のアドレスデータがバッファレジスタ６に記
憶されるが、このときまだフリップ７０ツブ３がリセッ
１〜されていないので、ＡＮＤゲート５は次のタイミン
グ信号をレジスタ９に与える。したがって、レジスタ９
は分岐命令に対応するアドレスデータと分岐命令に基づ
く行先のアドレスデータとを記憶する。デレー回路７は
コントロール回路８から出力されたタイミング信号をＩ
ＣＰ ｔＪサイクル期間だけ遅延してフリップフロッ
プ３をリセットする。ノリツブ７０ツブ３がリセットさ
れたことによりＯＲゲート４を介してＡＮＩ’）ゲート
５にローレベルの信号が与えられ、このゲートが閉じら
れる。したがって、レジスタ９には分岐命令が出力され
たときのその分岐命令に対応するアドレスデータと分岐
命令に基づ（行先のアドレスデータとが記憶されること
になる。そして、レジスタ９に記憶されたアドレスデー
タを読取ることによって、ＣＰＵ１が実行したプログラ
ムに含まれる分岐命令とその行先のアドレスデータすな
わち、Ｃ１カバレージ情報を容易に知ることができる。
ゲート５に与えられ、このＡＮＤゲート５を開く。ＡＮ
Ｄゲー１へ５はコントロール回路８からのタイミング信
号 がって、レジスタ９にはバッファレジスタ６に記憶され
ている分岐命令に対応するアドレスデータが記憶される
。次のＣＰ（Ｊサイクルにおいて分岐命令によって指定
される行先のアドレスデータがバッファレジスタ６に記
憶されるが、このときまだフリップ７０ツブ３がリセッ
１〜されていないので、ＡＮＤゲート５は次のタイミン
グ信号をレジスタ９に与える。したがって、レジスタ９
は分岐命令に対応するアドレスデータと分岐命令に基づ
く行先のアドレスデータとを記憶する。デレー回路７は
コントロール回路８から出力されたタイミング信号をＩ
ＣＰ ｔＪサイクル期間だけ遅延してフリップフロッ
プ３をリセットする。ノリツブ７０ツブ３がリセットさ
れたことによりＯＲゲート４を介してＡＮＩ’）ゲート
５にローレベルの信号が与えられ、このゲートが閉じら
れる。したがって、レジスタ９には分岐命令が出力され
たときのその分岐命令に対応するアドレスデータと分岐
命令に基づ（行先のアドレスデータとが記憶されること
になる。そして、レジスタ９に記憶されたアドレスデー
タを読取ることによって、ＣＰＵ１が実行したプログラ
ムに含まれる分岐命令とその行先のアドレスデータすな
わち、Ｃ１カバレージ情報を容易に知ることができる。
このＣ１カバレージ情報によりプログラム品質の評価指
数を得ることができるとともに、プログラムの高品質化
に寄与することができる。
数を得ることができるとともに、プログラムの高品質化
に寄与することができる。
第１図はこの発明の背景となる一般的なプログ９−
ラムの流れを示すフロー図である。第２図はこの発明の
一実施例の概略ブロック図である。第３図はこの発明の
一実施例の動作を説明するためのフロー図である。 図において、１はＣＰＵ１２は命令デコーダ、３はフリ
ップ７０ツブ、４はＯＲゲート、５はＡＮＤゲート、６
はバッファレジスタ、７はデレー回路、８はコントロー
ル回路、９はレジスタを示す。 １０−
一実施例の概略ブロック図である。第３図はこの発明の
一実施例の動作を説明するためのフロー図である。 図において、１はＣＰＵ１２は命令デコーダ、３はフリ
ップ７０ツブ、４はＯＲゲート、５はＡＮＤゲート、６
はバッファレジスタ、７はデレー回路、８はコントロー
ル回路、９はレジスタを示す。 １０−
Claims (1)
- 【特許請求の範囲】 少なくとも分岐命令を含むプログラムにおいて、前記プ
ログラムを実行したときに前記分岐命令を実行したか否
かを示すＣ１カバレージ指標を収集するためのプログラ
ムテスト装置であって、前記プログラムを実行したとき
に、前記分岐命令とその分岐命令によって指定される行
先とを表わす各アドレス信号を出力するための中央処理
手段、 前記中央処理手段が前記分岐命令を実行したときに出力
するデータをデコードするためのデコーダ、および 前記デコーダによって前記分岐命令に基づくデータがデ
コードされたことに応じて、前記分岐命令とその分岐命
令によって指定される行先のそれぞれを表わすアドレス
データを記憶する記憶手段を備えた、プログラムテスト
ｖｌＷ！１゜
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033615A JPS59158451A (ja) | 1983-02-28 | 1983-02-28 | プログラムテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033615A JPS59158451A (ja) | 1983-02-28 | 1983-02-28 | プログラムテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158451A true JPS59158451A (ja) | 1984-09-07 |
Family
ID=12391356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58033615A Pending JPS59158451A (ja) | 1983-02-28 | 1983-02-28 | プログラムテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158451A (ja) |
-
1983
- 1983-02-28 JP JP58033615A patent/JPS59158451A/ja active Pending
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