JPS59160247A - プログラムテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は、プログラムテスト装置に関し、特に、分岐
命令を含むプログラムを実行したとき、分岐命令によっ
て分岐される流れの各ステップを実行したかｄかをテス
トするようなプログラムテスト装置に関する。

発明の背景 第１図はこの発明の背景となる一般的なプログラムの流
れを示すフロー図である。第１図におい、プログラムは
ステップ（図示ではＳＰと略称する）１ないしステップ
４を含み、ステップ１は分岐命令であり、その内容へを
判別してＹＥＳであれば流れへのステップ２ないしステ
ップ４に進み、各ステップの内容口ないしＤを実行する
。ステップ１においてＮｏであれば流れＢのステップ４
に分岐してその内容りを実行する。

上述のプログラムをコンピュータが正常に実行し得るか
否かをテストするためには、作成されたプログラムをデ
バツギングしてバグ出しを行なう必要がある。しかし、
このようなデバツギングを行なうためには、大型のコン
ピュータなどを必要とし、簡単にプログラムのテストを
行なうことができなかった。

一方、最近では、プログラムのテスト（またはデバッグ
）の完全性をチェックするために、プログラムがどう実
行されたかというよりも、むしろプログラム中のどの部
分がまだ実行されていないかをより効率的な手法によっ
て明らかにする必要性が生じてきた。そこで、最近では
、プログラムのテストの一手法としてカバレージ分析が
ある。

カバレージ分析のうち複数のステップを含むプログラム
において、少なくとも１回以上実行されたステップの数
の割合のことをＣ１カバレージ指標と称されている。こ
のようなＣ１カバレージ指標収察してプログラムをテス
トするような装置は従来よりなかった。

発明の目的 それゆえに、この発明の主たる目的は、複数の分岐命令
を含むプログラムのうち指定された分岐命令が正常に実
行されたか否かを示すＣ１カバレージ指標を収集するた
めのプログラムテストＩＩを提供することである。

発明のｍ或および効果 この発明を要約すれば、複数の分岐命令を含むプログラ
ムをテストするための装置であって、中央処理手段が分
岐命令を実行したときに出力するデータをデコードし、
そのデコード出力に基づいて分岐命令とその分岐命令に
よって指定される行先のそれぞれを表わすアドレスデー
タを記憶し、複数の分岐命令のうちテストすべき分岐命
令のアドレスを指定したときに、指定されたアドレスデ
ータと記憶手段に記憶しているアドレスデータとを比較
し、一致したことに応じて記憶手段からのアドレスデー
タの出力を禁止するように構成したものである。

したがって、この発明によれば、複数の分岐命令を含む
プログラムのうち、テストすべき分岐命令のアドレスを
指定することができるので、プログラムの標準化０階層
化、構造化などにより、既にデバッグが完了したプログ
ラムのエリアについてはＣ１カバレージ指標の収集から
外すことにより、必要な０１カバレージ指標のみを収集
することができる。したがって、その収集したデータに
基づいた以後の０１カバレージ指標の解析処理時間を短
くできる。さらに、局部的に集中してＣ１カバレージ指
標の収集が可能となるので、その情報に基づいてより高
度なＣ２カバレージ収集などの指標の解析が可能となる
。

以下、図面に示す実施例とともにこの発明をより具体的
に説明する。

実施例の説明 第２図はこの発明の一実施例の概略ブロック図５− である。まず、第２図を参照して構成について説明する
。中央処理手段としてのＣＰｔＪｌは内蔵されているプ
ログラムを実行するものであって、このＣＩ”’ＬＪ１
にはデータバスＤＢとアドレスバスＡＢとコントロール
バスＣＢとが接続される。データバスＤｎには命令デコ
ーダ２が接続される。この命令デコーダ２はＣＰＵＩが
プログラムに含まれる分岐命令を実行したときにデータ
バスＤＢに出力されるフェッチデータをデコードするこ
とにより分岐命令を検出するものである。命令デコーダ
２によって分岐命令に基づくデータがデコードされると
、そのデコード出力はフリップ７０ツブ３とＯＲゲート
４の一方入力端とに与えられる。

また、コントロールバスＣ８にはコントロール回路８が
接続される。このコントロール回路８はＣＰＵ１がプロ
グラムを実行するごとにタイミング信号を出力する。こ
のタイミング信号は命令デコーダ２に与えられるととも
に、デレー回路（ＯＬ）７を介してフリップフロップ３
のリセット入力端に与えられる。

６− デレー回路７はｌＣＰＵサイクル期間だけ遅延するもの
である。したがって、フリップフロップ３は命令デコー
ダ２が分岐命令を検出したときにセットされ、その後分
岐命令による行先のアドレスを出力するＩ　ＣＰＵサイ
クル期間経過後にリセットされる。すなわち、ノリツブ
７０ツブ３は分岐命令が出力されてからその分岐命令に
よって分岐される行先のアドレスが出力されるまでの間
セットされている。フリップ７Ｏツブ３の出力はＯＲゲ
ート４の他方入力端に与えられる。したがって、ＯＲゲ
ート　４は分岐命令が出力されてからその分岐命令によ
る行先のアドレスが出力されるまでの間ハイレベルの信
号をＡＮＤゲート５の一方入力端に与える。このＡＮＤ
ゲート５の他方入力端にはコントロール回ｖＲ８からタ
イミング信号が与えられる。したがって、ＡＮＤゲート
５は分岐命令が出力されてからその分岐命令による行先
のアドレスが出力されるまでの間タイミング信号をレジ
スタ９に与える。一方、アドレスバスＡＢにはレジスタ
６が接続される。このレジスタ６は分岐命令とその分岐
命令によって指定される行先を表わすアドレスデータを
記憶するためのものである。

レジスタ９に記憶されたアドレスデータは比較回路１０
と１１とゲート回路１５とに与えられる。

比較回路１０にはスイッチ１２が接続され、比較回路１
１にはスイッチ１３が接続される。スイッチ１２はプロ
グラムに含まれる複数の分岐命令のうちＣ１カバレージ
指標の収集を開始するためのアドレスを設定するもので
あり、スイッチ１３はＣ１カバレージ指標の収集を終了
するためのアドレスを設定するものである。したがって
、スイッチ１２と１３とによって設定されたアドレスの
笥囲内に含まれる分岐命令が実行されたかどうかを表わ
すＣ１カバレージ指標を収集することになる。

なお、スイッチ１２と１３は、キーボードとキーボード
からの入力を一時記憶するレジスタによって構成しても
よい。比較回路１０はスイッチ１２で設定されたアト、
υスデータとレジスタ９から与えられたアドレスデータ
とを比較して両者が一致したときおよびレジスタ９に記
憶されているアドレスデータの方が大きいときにＯＲゲ
ート１４を介してゲート回路１５にそのゲートを開くた
めの信号を与える。また、比較回路１１はレジスタ９に
記憶されているアドレスデータとスイッチ１３で設定さ
れたアドレスデータとを比較し、両者が一致したときお
よびレジスタ９に記憶されているアドレスデータの方が
大きくなったときに、ＯＲゲート１４を介してゲート１
５を開くための信号を出力する。ゲート回路１５は比較
回路１０および１１からの信号により開かれて、レジス
タ９に記憶しているアドレスデータをオーバレイメモリ
１６に記憶させる。

第３図は第２図の動作を説明するためのフロー図である
。次に、第３図を参照して第２図の具体的な動作につい
て説明する。ＣＰＵ１はＣＰＵフェッチサイクルになる
と分岐命令を実行してフェッチデータを出力する。この
フェッチデータはデータバスＤＢに出力されるとともに
、分岐命令に対応するアドレスデータがアドレスバスＡ
Ｂを介−〇− してバッファレジスタ６に記憶される。命令デコーダ２
はデータバスＤＢを介して入力された分岐命令に基づく
データをデコードし、そのデコード出力でフリップ７０
ツブ３をセットする。また、このデコード出力はＯＲゲ
ート４を介してＡＮＤゲート５に与えられ、このゲート
を開（。ＡＮＤゲー１−５はコントロール回路８からの
タイミング信号をレジスタ９に与える。したがって、レ
ジスタ９にはバッファレジスタ６に記憶されている分岐
命令に対応するアドレスデータが記憶される。

次のＣＰＵサイクルにおいて、分岐命令によって指定さ
れる行先のアドレスデータがバッファレジスタ６に記憶
されるが、このときはまだフリップフロップ３がリセッ
トされていないので、ＡＮＤゲート５は次のタイミング
信号をレジスタ９に与える。したがって、レジスタ９は
分岐命令に対応するアドレスデータと分岐命令に基づく
行先のアドレスデータとを記憶する。デレー回路７はコ
ントロール回路８から出力されたタイミング信号をｌＣ
ＰＵサイクル期間だけ遅延してフリップフ−１〇− ロツプ３をリセットする。フリップ７０ツブ３がリセッ
トされたことにより、ＯＲゲート４を介してＡＮＤゲー
ト５にローレベルの信号が与えられ、このゲートが簡じ
られる。したがって、レジスタ９に【よ分岐命令が出力
されたときのその分岐命令に対応するアドレスデータと
分岐命令に基づく行先のアドレスデータとが記憶される
ことになる。

この動作を繰返し、プログラムに含まれる複数の分岐命
令が順次実行される。

一方、比較回路１０はスイッチ１２で設定されたアドレ
スデータとレジスタ９に順次記憶されるアドレスデータ
とを比較していて、スイッチ１２で設定されたアドレス
データがレジスタ９に記憶されたアドレスデータよりも
大きければＡＮＤゲート１４の一方入力にハイレベル信
号を与える。

他方、比較回路１１はスイッチ１３で設定されたアドレ
スデータとレジスタ９に記憶されたアドレスデータとを
比較し、スイッチ１３で設定されたアドレスデータより
も小さいかあるいは等しいアドレスデータがレジスタ９
に記憶されると、ＡＮＤゲート１４の他方入力にハイレ
ベル信号を与えゲート回路１５を開く。したがって、オ
ーバレイメモリ１６にはスイッチ１２で設定されたアド
レスデータからスイッチ１３で設定されたアドレスデー
タで示される範囲内に含まれる分岐命令およびその分岐
命令に基づく行先の各アドレスデータが記憶されること
になる。そして、オーバレイメモリ１６に記憶されたア
ドレスデータを判別することにより、所望の分岐命令が
実行されたか否かを容易に知ることができる。すなわち
、多くの分岐命令を含むプログラムのうちテストすべき
範囲内の分岐命令をテストする場合には、その範囲内を
指定できるので、Ｃ１カバレージ指標を解析処理する時
間を短縮することができる。

【図面の簡単な説明】

第１図はこの発明の背景となる一般的なプログラムの流
れを示すフロー図である。第２図はこの発明の一実施例
の概略ブロック図である。第３図はこの発明の一実施例
の動作を説明するためのフロー図である。 図において、１はＣＰＬＩ、２は命令デコーダ、３はフ
リップ７０ツブ、４．１４はＯＲゲート、５はＡＮＤゲ
ート、６はバッファレジスタ、７はデレー回路、８はコ
ントロール回路、９はレジスタ、１０．１１は比較回路
、１２．１３はスイッチ、１５はゲート回路、１６はオ
ーバレイメモリを示す。 １３− 第３図 −２６３−

Claims (1)

1. 【特許請求の範囲】 複数の分岐命令を含むプログラムにおいて、前記プログ
   ラムを実行したときに前記分岐命令が正常に実行された
   か否かを示すＣ１カバレージ指標を収集するためのプロ
   グラムテスト装置であって、前記プログラムを実行した
   ときに、前記分岐命令と前記分岐命令によって指定され
   る行先を表わすアドレス信号を出力するための中央処理
   手段、前記中央処理手段が前記分岐命令を実行したとき
   に出力するデータをデコードするデコーダ、前記デコー
   ダによってデコードされた前記分岐命令とその分岐命令
   によって指定される行先のそれぞれを表わすアドレスデ
   ータを記憶する記憶手段、 前記複数の分岐命令のうち、テストすべき分岐命令のア
   ドレスを指定するためのアドレス指定手段、 前記記憶手段に記憶されているアドレスデータと前記ア
   ドレス指定手段によって指定されたアドレスデータとを
   比較する比較手段、および前記比較手段が一致信号を出
   力したことに応じて、前記記憶手段から前記アドレスデ
   ータの出力を禁止する禁止手段を備えた、プログラムテ
   スト装置。