JPS60124099A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
- Publication number
- JPS60124099A JPS60124099A JP58231371A JP23137183A JPS60124099A JP S60124099 A JPS60124099 A JP S60124099A JP 58231371 A JP58231371 A JP 58231371A JP 23137183 A JP23137183 A JP 23137183A JP S60124099 A JPS60124099 A JP S60124099A
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- JP
- Japan
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- cell
- test
- memory
- semiconductor memory
- output
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリについて、テストパターンでテ
ストをしているセル位置の不良とその周辺のセル位置の
不良とを分離して記憶することができる半導体メモリ試
験装置に関するものである。
ストをしているセル位置の不良とその周辺のセル位置の
不良とを分離して記憶することができる半導体メモリ試
験装置に関するものである。
この種の従来装置の一列として第１図の溝成図に示すも
のがある。図において、被試験の半導体メモリ（以下、
ＤＵＴ ； ＤｅｖｉＣｅ Ｕｎｄｅｒ Ｔｅ５ｔと記
す。）１にパターンジェネレータ（以下、ＰＧと記す。
のがある。図において、被試験の半導体メモリ（以下、
ＤＵＴ ； ＤｅｖｉＣｅ Ｕｎｄｅｒ Ｔｅ５ｔと記
す。）１にパターンジェネレータ（以下、ＰＧと記す。
）４からテストアドレスおよびデータパターンをドライ
バ２を介してＤＵＴＩに書込み、これを読出して、ＤＵ
Ｔｌの出力とＰＧ４の出力である期待値とをコンパレー
タ３により比較し、良／不良のテストをする。この場合
、不良が発生したときは、ＰＧ４からの不良アドレス、
データパターンおよびコントロールデータ等を不良解析
メモリ５に書込み、テスト後にテスタバス９を介してＣ
ＰＵ （処理装置）ＩＯＫより解析する。
バ２を介してＤＵＴＩに書込み、これを読出して、ＤＵ
Ｔｌの出力とＰＧ４の出力である期待値とをコンパレー
タ３により比較し、良／不良のテストをする。この場合
、不良が発生したときは、ＰＧ４からの不良アドレス、
データパターンおよびコントロールデータ等を不良解析
メモリ５に書込み、テスト後にテスタバス９を介してＣ
ＰＵ （処理装置）ＩＯＫより解析する。
不良解析メモリ５は、通常、フェイルメモリ（以下、Ｆ
Ｍと記す。）６、データパターンメモリ７およびコント
ロールデータメモリ８等により構成されている。ＦＭ６
には、テスト時の不良アドレスに対応したメモリ位置に
フェイル情報（”１″′または“０″″）が記憶される
。データパターンメモリ７ Ｋは、不良発生時の期待値
パターンデー１やＤＵＴｌの出力パターンデ〜りが記憶
される。まだ、コントロールデータメモリ８には、プロ
グラムカウンタの１直、ＤＵＴｌのリードライト制御情
報、Ｘ、Ｙアドレス、ＤＵＴｌのビン情報およびデータ
バリッド等のデータが記憶される。
Ｍと記す。）６、データパターンメモリ７およびコント
ロールデータメモリ８等により構成されている。ＦＭ６
には、テスト時の不良アドレスに対応したメモリ位置に
フェイル情報（”１″′または“０″″）が記憶される
。データパターンメモリ７ Ｋは、不良発生時の期待値
パターンデー１やＤＵＴｌの出力パターンデ〜りが記憶
される。まだ、コントロールデータメモリ８には、プロ
グラムカウンタの１直、ＤＵＴｌのリードライト制御情
報、Ｘ、Ｙアドレス、ＤＵＴｌのビン情報およびデータ
バリッド等のデータが記憶される。
したがって、不良が発生した場合、これらの内容をＣＰ
Ｕｌ０で読出して解析しなければならず、少なからざる
解析時間を要するものであった。特に、第２図に示すよ
うなセル間干渉を番号■〜Ｏと順次テストするテストパ
ターン（バタフライパターンと呼ぶ。）を使用する場合
、すなわち、着目セルＡ、（１列、に行のメモリセル）
に対して、書込み読出しテストをしたのち、ディスター
ブセル（着目セルＡｍ以外の１ｐｊｌ、に行のメモリセ
ル）の読出しを行なって、ディスターブセルおよび着目
セルの先に書込んだ値が変化しないかをテストする場合
、従来の試験装置ではＦ ｉＶ１’ ６には着目セル、
ディスターブセルで発生したフェイルが混在して書込ま
れるだめ、のちのＣＰＵｌ０による解析が困難であった
。
Ｕｌ０で読出して解析しなければならず、少なからざる
解析時間を要するものであった。特に、第２図に示すよ
うなセル間干渉を番号■〜Ｏと順次テストするテストパ
ターン（バタフライパターンと呼ぶ。）を使用する場合
、すなわち、着目セルＡ、（１列、に行のメモリセル）
に対して、書込み読出しテストをしたのち、ディスター
ブセル（着目セルＡｍ以外の１ｐｊｌ、に行のメモリセ
ル）の読出しを行なって、ディスターブセルおよび着目
セルの先に書込んだ値が変化しないかをテストする場合
、従来の試験装置ではＦ ｉＶ１’ ６には着目セル、
ディスターブセルで発生したフェイルが混在して書込ま
れるだめ、のちのＣＰＵｌ０による解析が困難であった
。
本発明の目的は、」二記した従来技術の欠点をなくシ、
着目セル、ディスターブセルで発生したフェイルを各分
離してリアルタイムで記憶するようにした半導体メモリ
を提供することにある。
着目セル、ディスターブセルで発生したフェイルを各分
離してリアルタイムで記憶するようにした半導体メモリ
を提供することにある。
本発明に係る半導体メモリ試験装置は、所望のテストパ
ターンを被試験の半導体メモリに印加し、そのメモリ出
力と上記テストパターンとを比較し、その比較結果に基
づいて良否の判定をするとともに、不良の試験データを
記憶しておいて当該不良解析を行いうるようにした半導
体メモリ試験装置において、所望のテストパターンに関
するアドレスデータ、テストデータおよび制御情報が格
納されたインストラクションメモリヲ有スるパターンジ
ェネレータと、上記制御情報のリード・ライト信号およ
び着目セル・ディスターブセル識別信号から被試験の半
導体メモリのテストセル位置および当該周辺セル位置の
テスト状態を識別する手段と、上記インストラクション
メモリの命令ステップ位置に対応して着目セル位置また
はディスターブセル位置の変化の都度その識別出力を一
時記憶する各レジスタ、上記被試験の半導体についての
不良判定結果と上記各レジスタの出力とを比較する手段
と、その各比較結果を分離して書込むだめの各フェイル
メモリとを具備し、着目セルおよび当該ディスターブセ
ルで発生した不良の試験データを各分離して記憶・解析
しうるようにしたものである。
ターンを被試験の半導体メモリに印加し、そのメモリ出
力と上記テストパターンとを比較し、その比較結果に基
づいて良否の判定をするとともに、不良の試験データを
記憶しておいて当該不良解析を行いうるようにした半導
体メモリ試験装置において、所望のテストパターンに関
するアドレスデータ、テストデータおよび制御情報が格
納されたインストラクションメモリヲ有スるパターンジ
ェネレータと、上記制御情報のリード・ライト信号およ
び着目セル・ディスターブセル識別信号から被試験の半
導体メモリのテストセル位置および当該周辺セル位置の
テスト状態を識別する手段と、上記インストラクション
メモリの命令ステップ位置に対応して着目セル位置また
はディスターブセル位置の変化の都度その識別出力を一
時記憶する各レジスタ、上記被試験の半導体についての
不良判定結果と上記各レジスタの出力とを比較する手段
と、その各比較結果を分離して書込むだめの各フェイル
メモリとを具備し、着目セルおよび当該ディスターブセ
ルで発生した不良の試験データを各分離して記憶・解析
しうるようにしたものである。
彦お、これを要するに、ＰＧから出力する制御情報に着
目セルとディスターブセルとを識別する制御信号を付加
して、着目セル、ディスターブセルがインストラクショ
ンメモリの命令ステップ位置に対応して変化するごとに
書き替えを行なう２組のレジスタを備え、これらの出力
信号とフェイル信号との論理積をとることにより、フェ
イルの種類を識別し、各対応したフェイルメモリにリア
ルタイムで書込みを行なって分離記憶を実現するもので
ある。
目セルとディスターブセルとを識別する制御信号を付加
して、着目セル、ディスターブセルがインストラクショ
ンメモリの命令ステップ位置に対応して変化するごとに
書き替えを行なう２組のレジスタを備え、これらの出力
信号とフェイル信号との論理積をとることにより、フェ
イルの種類を識別し、各対応したフェイルメモリにリア
ルタイムで書込みを行なって分離記憶を実現するもので
ある。
以下、本発明の実施例を図に基づいて説明する。
第３図は、第２図のパターンを発生する場合のインスト
ラクションメモリの説明図、第４図は、本発明に係る半
導体メモリ試験装置の一実施例の構成図である。
ラクションメモリの説明図、第４図は、本発明に係る半
導体メモリ試験装置の一実施例の構成図である。
ここで、１１は被試験の半導体メモリ（ＤＵＴ）、１２
はドライバ、１３はコンパレータ、１４はパターンジェ
ネレータ（ＰＧ）、１４Ａはプログラムカウンタ、１５
Ａ、１５Ｂはフェイルメモリ（ＦＭ）、１６Ａ、１６Ｂ
、１７Ａ、１７Ｂはアンドゲート、１８Ａ、１８Ｂはレ
ジスタ、１９はテスタバス、２０は処理装置（ＣＰＵ）
である。
はドライバ、１３はコンパレータ、１４はパターンジェ
ネレータ（ＰＧ）、１４Ａはプログラムカウンタ、１５
Ａ、１５Ｂはフェイルメモリ（ＦＭ）、１６Ａ、１６Ｂ
、１７Ａ、１７Ｂはアンドゲート、１８Ａ、１８Ｂはレ
ジスタ、１９はテスタバス、２０は処理装置（ＣＰＵ）
である。
第４図のパターンジェネレータ１４で第３図のバタフラ
イパターンを発生させる動作を説明する。
イパターンを発生させる動作を説明する。
ＰＧＩ１のインストラクションメモリには第３図の命令
が順序１〜■の順に機械語で格納されており、この命令
の制御（ループやジャンプなど）と実行により、Ｘアド
レスパターン、データパターン、制御情報を各命令ステ
ップごとに第３図のようなデータ形式で出力する。この
例では、データパターンは、ＤＵＴｌｌに書込みを行な
うパターンデータとＤＵＴｌ、１の出力データとの比較
を行なう期待値データ等からなり、制御情報として、リ
ート・ライト信号Ｒ／Ｗと更にテストセル・ディスター
ブセル信号Ｔ／Ｄ等からなる。壕だ、第３図内の−はＤ
ｏｎｔ Ｃａｒｅ であシ、ｕ１′″又は０′″のどち
らでもよい。
が順序１〜■の順に機械語で格納されており、この命令
の制御（ループやジャンプなど）と実行により、Ｘアド
レスパターン、データパターン、制御情報を各命令ステ
ップごとに第３図のようなデータ形式で出力する。この
例では、データパターンは、ＤＵＴｌｌに書込みを行な
うパターンデータとＤＵＴｌ、１の出力データとの比較
を行なう期待値データ等からなり、制御情報として、リ
ート・ライト信号Ｒ／Ｗと更にテストセル・ディスター
ブセル信号Ｔ／Ｄ等からなる。壕だ、第３図内の−はＤ
ｏｎｔ Ｃａｒｅ であシ、ｕ１′″又は０′″のどち
らでもよい。
いま、バタフライパターンの発生をＤＵＴＩＩのメモリ
セルＡ ｏ ”−Ａ ｎの内の着目ビットＡｍを着目セ
ルとして説明する。最初に、全セルのクリア命令で、出
力アドレスのＡ ｏ ”−Ａ−を順次に発生させると同
時に、ＤＵＴｌｌへの書込みパターンデータ例えば“０
″を発生する。この場合、Ｒ／Ｗ制御情報はＷ信号（例
えば“Ｏ″′）が出力されている。次の第２ステツプで
は、着目セル八〇のアドレスと書込みパターンデータ”
１′″とを発生させ、ＤＵＴｌｌの書込み信号Ｗを出力
する。
セルＡ ｏ ”−Ａ ｎの内の着目ビットＡｍを着目セ
ルとして説明する。最初に、全セルのクリア命令で、出
力アドレスのＡ ｏ ”−Ａ−を順次に発生させると同
時に、ＤＵＴｌｌへの書込みパターンデータ例えば“０
″を発生する。この場合、Ｒ／Ｗ制御情報はＷ信号（例
えば“Ｏ″′）が出力されている。次の第２ステツプで
は、着目セル八〇のアドレスと書込みパターンデータ”
１′″とを発生させ、ＤＵＴｌｌの書込み信号Ｗを出力
する。
第３ステツプでは、着目セル八〇のアドレスにおいて、
書込んだパターンデータの読出し制御信号Ｒ（例えば”
１ ” ）を出力し、同時にＤＵＴＩＩの出力信号と
の比較データの期待値”１′″を出力する。このとき、
着目セルをテストすることを示ス制御情報のテストセル
・ディスターブセル信号Ｔ／ＤのＴ（例えば”１′″）
を出力する。更に、第４ステツプでは、アドレスを着目
セルの属する１列、に行の１つずつをバタフライ順に、
すなわち、第２図の■〜０の順にアドレスを発生させて
、ディスクープセルＡ＋ｎ＋＋＋ と着目セルＡ、とを
順次読出す。これに対応して、期待値データ”０″′ま
たは“１′″とテストセル・ディスターブセル信号Ｔ／
Ｄの“Ｄ′″または”Ｔ １７とを順次発生させる。こ
の動作は、第４ステツプの命令制御のジャンプに従って
、ステップ■、ステップ１１１ヲ繰返し実行する。最終
アドレスが終了すると、次に着目セルを１ｂｉｔずつ変
えながら、前記バタフライパターンの発生を繰返し、全
セルのテストを行なう。
書込んだパターンデータの読出し制御信号Ｒ（例えば”
１ ” ）を出力し、同時にＤＵＴＩＩの出力信号と
の比較データの期待値”１′″を出力する。このとき、
着目セルをテストすることを示ス制御情報のテストセル
・ディスターブセル信号Ｔ／ＤのＴ（例えば”１′″）
を出力する。更に、第４ステツプでは、アドレスを着目
セルの属する１列、に行の１つずつをバタフライ順に、
すなわち、第２図の■〜０の順にアドレスを発生させて
、ディスクープセルＡ＋ｎ＋＋＋ と着目セルＡ、とを
順次読出す。これに対応して、期待値データ”０″′ま
たは“１′″とテストセル・ディスターブセル信号Ｔ／
Ｄの“Ｄ′″または”Ｔ １７とを順次発生させる。こ
の動作は、第４ステツプの命令制御のジャンプに従って
、ステップ■、ステップ１１１ヲ繰返し実行する。最終
アドレスが終了すると、次に着目セルを１ｂｉｔずつ変
えながら、前記バタフライパターンの発生を繰返し、全
セルのテストを行なう。
以上のようにＤＵＴＩＩの試験は、リードモード時にＤ
ＵＴｌ １の出力と期待値とが比較判定され、良／不良
出力が、なされ、更に、このときのテストセル・ディス
ターブセルの識別信号が出力される構成としているので
、着目セルとディスタ・−プセルの判別は、第４図の制
御信号のＲ／ＷおよびＴ／Ｄから、アンドゲート１６Ａ
、１６Ｂにより、それぞれ着目セル、ディスクープセル
に分離される。すなわち、着目セルのときはアンドゲー
ト１６Ａの出力はｕ１″″となり、ゲート１６Ｂの出力
は１０′″となる。逆に、ディスターブセルのときは上
記の反転出力となる。これらの出力は、一時記憶の各レ
ジスタ１．８Ａ、、１８Ｂに、セル状態のフラグ信号と
して、ステップが変わるごとに取込壕れ、とれらの出力
とコンパレータ１３の出力信号である良／不良信号との
アンドケー） １７Ａ。
ＵＴｌ １の出力と期待値とが比較判定され、良／不良
出力が、なされ、更に、このときのテストセル・ディス
ターブセルの識別信号が出力される構成としているので
、着目セルとディスタ・−プセルの判別は、第４図の制
御信号のＲ／ＷおよびＴ／Ｄから、アンドゲート１６Ａ
、１６Ｂにより、それぞれ着目セル、ディスクープセル
に分離される。すなわち、着目セルのときはアンドゲー
ト１６Ａの出力はｕ１″″となり、ゲート１６Ｂの出力
は１０′″となる。逆に、ディスターブセルのときは上
記の反転出力となる。これらの出力は、一時記憶の各レ
ジスタ１．８Ａ、、１８Ｂに、セル状態のフラグ信号と
して、ステップが変わるごとに取込壕れ、とれらの出力
とコンパレータ１３の出力信号である良／不良信号との
アンドケー） １７Ａ。
１７Ｂでとられ、不良発生時にアンドがとられるいずれ
かに対応するフェイルメモ’Ｊ １５Ａ、 １．５Ｂに
記憶される。すなわち、着目セルの不良は７エイルメモ
リ１５Ａに、ディスターブセルの不良はフェイルメモリ
１５Ｂに、それぞれ、その不良アドレスに対応した位置
に分離して記憶される。
かに対応するフェイルメモ’Ｊ １５Ａ、 １．５Ｂに
記憶される。すなわち、着目セルの不良は７エイルメモ
リ１５Ａに、ディスターブセルの不良はフェイルメモリ
１５Ｂに、それぞれ、その不良アドレスに対応した位置
に分離して記憶される。
ここで、セル状態を記憶するレジスタ１８Ａ。
１８Ｂへの取込みは、ＰＧＩ１の命令の実行位置を指示
するプログラムカウンタ１４．Ａの動作と同期して行な
われる。また、外部から、不良の分離取込み指令信号Ｅ
ＮＡＢＬＥ／ＤＩＳＥＮＡＢＬＥにより、不良の取込み
制御が可能である。
するプログラムカウンタ１４．Ａの動作と同期して行な
われる。また、外部から、不良の分離取込み指令信号Ｅ
ＮＡＢＬＥ／ＤＩＳＥＮＡＢＬＥにより、不良の取込み
制御が可能である。
以上、詳細に説明したように、本発明によれば、機能試
験実行中に、着目セルとディスターブセルの制御情報を
ＰＧから得る構成としたので、リアルタイムでこれらの
不良分離が可能となり、テスト終了後のセル間干渉によ
る不良解析を行彦う時間を大巾に短縮することができ、
半導体メモリの試験の効率向上、精度向上に顕著な効果
が得られる。
験実行中に、着目セルとディスターブセルの制御情報を
ＰＧから得る構成としたので、リアルタイムでこれらの
不良分離が可能となり、テスト終了後のセル間干渉によ
る不良解析を行彦う時間を大巾に短縮することができ、
半導体メモリの試験の効率向上、精度向上に顕著な効果
が得られる。
第１図は、従来の半導体メモリ試１検装置の一例の構成
図、第２図は、メモリテストパターンのバタフライパタ
ーンの一例の説明図、第３図は、第２図のパターンを発
生する場合のインストラクションメモリの説明図、第４
図は、本発明に係る半導体メモリ試験装置の一実施例の
構成図である。 １１・・・半導体メモリ、１２・・・ドライバ、１３・
・・コンパレータ、１４・・・パターンジェネレータ、
１４Ａ・・・プログラムカウンタ、１５Ａ、１５Ｂ・・
・フェイルメモリ、１６Ａ、１６Ｂ、１７Ａ、、１７Ｂ
・・・アンドゲート、１８Ａ、１８Ｂ・・・レジスタ、
１８Ａ。 １８Ｂ・・・フェイルメモリ、１９・・・テスタバス、
（１１） ２０・・・処理装置。 代理人 弁理士 福田幸作 （ほか１名） （１２）
図、第２図は、メモリテストパターンのバタフライパタ
ーンの一例の説明図、第３図は、第２図のパターンを発
生する場合のインストラクションメモリの説明図、第４
図は、本発明に係る半導体メモリ試験装置の一実施例の
構成図である。 １１・・・半導体メモリ、１２・・・ドライバ、１３・
・・コンパレータ、１４・・・パターンジェネレータ、
１４Ａ・・・プログラムカウンタ、１５Ａ、１５Ｂ・・
・フェイルメモリ、１６Ａ、１６Ｂ、１７Ａ、、１７Ｂ
・・・アンドゲート、１８Ａ、１８Ｂ・・・レジスタ、
１８Ａ。 １８Ｂ・・・フェイルメモリ、１９・・・テスタバス、
（１１） ２０・・・処理装置。 代理人 弁理士 福田幸作 （ほか１名） （１２）
Claims (1)
- １、所望のテストパターンを被試験の半導体メモリに印
加し、そのメモリ出力と上記テストデーターンとを比較
し、その比較結果に基づいて良否の判定をするとともに
、不良の試験データを記憶しておいて当該不良解析を行
いうるようにした半導体メモリ試験装置において、所望
のテストパターンに関するアドレスデータ、テストデー
タおよび制御情報が格納されたインストラクションメモ
リを有するパターンジェネレータと、上記制御情報のリ
ード・ライト信号および着目セル・ディスターブセル識
別信号から被試験の半導体メモリのテストセル位置およ
び当該周辺セル位置のテスト状態を識別する手段と、上
記インストラクションメモリの命令ステップ位置に対応
して着目セル位置またはディスターブセル位置の変化の
都度その識別出力を一時記憶する各Ｖジスタと、上記被
試験の半導体についての不良判定結果と上記各レジスタ
の出力とを比較する手段と、その各比較結果を分離して
書込むための谷フェイルメモリとを具備し、着目セルお
よび当該ディスターブセルで発生した不良の試験データ
を各分離して記憶・解析しうるように構成したことを特
徴とする半導体メモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231371A JPS60124099A (ja) | 1983-12-09 | 1983-12-09 | 半導体メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231371A JPS60124099A (ja) | 1983-12-09 | 1983-12-09 | 半導体メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124099A true JPS60124099A (ja) | 1985-07-02 |
Family
ID=16922567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231371A Pending JPS60124099A (ja) | 1983-12-09 | 1983-12-09 | 半導体メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124099A (ja) |
-
1983
- 1983-12-09 JP JP58231371A patent/JPS60124099A/ja active Pending
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